FPGA設(shè)計(jì)全流程：Modelsim>>Synplify.Pro>>ISE
第一章 Modelsim編譯Xilinx庫(kù)
第二章 調(diào)用Xilinx CORE-Generator
第三章 使用Synplify.Pro綜合HDL和內(nèi)核
第四章 綜合后的項(xiàng)目執(zhí)行
第五章 不同類型結(jié)構(gòu)的仿真
標(biāo)簽：
Modelsim
Xilinx
gt
CORE-Generato
上傳時(shí)間：
2016-05-21
上傳用戶：15736969615
