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Modelsim

Mentor公司的Modelsim是業(yè)界最優(yōu)秀的HDL語(yǔ)言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無(wú)關(guān)，便于保護(hù)IP核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。

Modelsim 環(huán)境下的Verilog 源代碼

Modelsim 環(huán)境下的Verilog 源代碼，實(shí)現(xiàn)全加器功能

標(biāo)簽： Modelsim Verilog 環(huán)境源代碼

上傳時(shí)間： 2015-06-10

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本代碼是在Modelsim下運(yùn)行的模擬8×8位的CPU

本代碼是在Modelsim下運(yùn)行的模擬8×8位的CPU，執(zhí)行程度，對(duì)深入理解CPU設(shè)計(jì)和運(yùn)行原理具有重要意義

標(biāo)簽： Modelsim CPU 代碼 8位

上傳時(shí)間： 2013-12-13

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Modelsim的波形比較的功能可以將當(dāng)前仿真與一個(gè)參考數(shù)據(jù)（WLF文件）進(jìn)行比較

Modelsim的波形比較的功能可以將當(dāng)前仿真與一個(gè)參考數(shù)據(jù)（WLF文件）進(jìn)行比較，比較的結(jié)果可以在波形窗口或者列表窗口中查看，也可以將比較的結(jié)果生成一個(gè)文本文件

標(biāo)簽： Modelsim WLF 比較波形

上傳時(shí)間： 2015-06-23

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ML Modelsim教程（PDF）.zip

ML Modelsim教程（PDF）.zip

標(biāo)簽： Modelsim zip ML

上傳時(shí)間： 2015-06-24

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fir在dspbuilder下產(chǎn)生VHDL源碼及其測(cè)試激勵(lì)文件時(shí)的matlab模型,在Modelsim下仿真通過(guò)

fir在dspbuilder下產(chǎn)生VHDL源碼及其測(cè)試激勵(lì)文件時(shí)的matlab模型,在Modelsim下仿真通過(guò)

標(biāo)簽： dspbuilder Modelsim matlab VHDL

上傳時(shí)間： 2013-12-05

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fft在dspbuilder下產(chǎn)生VHDL源碼及其測(cè)試激勵(lì)文件的matlab模型,在Modelsim下仿真通過(guò)

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標(biāo)簽： dspbuilder Modelsim matlab VHDL

上傳時(shí)間： 2013-12-13

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dds在dspbuilder下產(chǎn)生VHDL源碼及其測(cè)試激勵(lì)文件的matlab模型,在Modelsim下仿真通過(guò)

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標(biāo)簽： dspbuilder Modelsim matlab VHDL

上傳時(shí)間： 2014-01-22

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m序列在dspbuilder下產(chǎn)生VHDL源碼及其測(cè)試激勵(lì)文件的matlab模型,在Modelsim下仿真通過(guò)

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標(biāo)簽： dspbuilder Modelsim matlab VHDL

上傳時(shí)間： 2015-06-27

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正弦波在dspbuilder下產(chǎn)生VHDL源碼及其測(cè)試激勵(lì)文件的matlab模型,在Modelsim下仿真通過(guò)

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標(biāo)簽： dspbuilder Modelsim matlab VHDL

上傳時(shí)間： 2013-12-03

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crack for Modelsim, a Verilog, VHDL and mixed VHDL / Verilog CAD simulator for FPGA, board and IC de

crack for Modelsim, a Verilog, VHDL and mixed VHDL / Verilog CAD simulator for FPGA, board and IC design.

標(biāo)簽： Verilog VHDL and for

上傳時(shí)間： 2015-07-10

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Modelsim

Modelsim 環(huán)境下的Verilog 源代碼

本代碼是在Modelsim下運(yùn)行的模擬8×8位的CPU

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