介紹了基于Xilinx Spartan- 3E FPGA XC3S250E 來(lái)完成分辨率為738×575 的PAL 制數(shù)字視頻信號(hào)到800×600 的VGA 格式轉(zhuǎn)換的實(shí)現(xiàn)方法。關(guān)鍵詞: 圖像放大; PAL; VGA; FPGA 目前, 絕大多數(shù)監(jiān)控系統(tǒng)中采用的高解析度攝像機(jī)均由47 萬(wàn)像素的CCD 圖像傳感器采集圖像, 經(jīng)DSP 處理后輸出的PAL 制數(shù)字視頻信號(hào)不能直接在VGA 顯示器上顯示, 而在許多場(chǎng)合需要在VGA 顯示器上實(shí)時(shí)監(jiān)視, 這就需要將隔行PAL 制數(shù)字視頻轉(zhuǎn)換為逐行視頻并提高幀頻, 再將每幀圖像放大到800×600 或1 024×768。常用的圖像放大的方法有很多種, 如最臨近賦值法、雙線性插值法、樣條插值法等[ 1] 。由于要對(duì)圖像進(jìn)行實(shí)時(shí)顯示, 本文采用一種近似的雙線性插值方法對(duì)圖像進(jìn)行放大。隨著微電子技術(shù)及其制造工藝的發(fā)展, 可編程邏輯器件的邏輯門密度有了很大提高, 現(xiàn)場(chǎng)可編程邏輯門陣列( FPGA) 有著邏輯資源豐富和可重復(fù)以及系統(tǒng)配置的靈活性, 同時(shí)隨著微處理器、專用邏輯器件以及DSP 算法以IP Core 的形式嵌入到FPGA 中[ 2] , FPGA 的功能越來(lái)越強(qiáng), 因此FPGA 在現(xiàn)代電子系統(tǒng)設(shè)計(jì)中發(fā)揮著越來(lái)越重要的作用。本課題的設(shè)計(jì)就是采用VHDL 描述, 基于FPGA 來(lái)實(shí)現(xiàn)的。
標(biāo)簽： PAL-VGA FPGA 轉(zhuǎn)換器
上傳時(shí)間： 2013-12-03
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上傳時(shí)間： 2014-02-22
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arm9的bootloader,適合通用2410x平臺(tái) vivi.pal(20051228)支持tv輸出和vga輸出，vclk為26.25mhz vivi(20060330)支持vga輸出和tv輸出，vclk為25mhz 以上兩個(gè)vivi均編譯自vivi-br-release(20051228).tar.gz 在兩個(gè)不同vivi間切換的方法是在源文件“/include/platform/smdk2410.h”中打開(kāi)或者取消對(duì)PAL640480宏的定義： #define PAL640480 默認(rèn)該句是注釋掉的，編譯得到的vivi的vclk為25mhz ch7005手冊(cè)中要求640x480的pal輸出時(shí)vclk為26.25mhz，但實(shí)踐中發(fā)現(xiàn)并不需要完全等與這個(gè)頻率，有時(shí)候vivi(20051228)的pal效果更好，具體使用哪個(gè)參數(shù)用戶可以多比較嘗試，也可以嘗試修改成其他的頻率。
標(biāo)簽： bootloader 20051228 2410x arm9
上傳時(shí)間： 2013-12-16
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dm642視頻口的驅(qū)動(dòng)程序,采集和顯示分別包括PAL,NTSC監(jiān)視器和VGA顯示器
標(biāo)簽： NTSC 642 PAL VGA
上傳時(shí)間： 2015-11-14
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CVBS+AHD+TVI+CVI四合一轉(zhuǎn)換方案(模擬高清4合1轉(zhuǎn)換)此方案支持CVBS, AHD, TVI，CVI信號(hào)輸入，對(duì)信號(hào)進(jìn)行任意處理比如添加OSD,增加圖像效果后轉(zhuǎn)為AV/VGA/YPBPR/HDMI或者數(shù)字656/601/1120/YUV/RGB等任意信號(hào)模式輸出。此方案支持?jǐn)z像頭規(guī)格如下：AHD1.0,2.0,3MP,4MP, 5MP.TVI1.0,2.0,3.0,4MP,5MP.CVI1.0,2MP.CVBS PAL,NTSC.CVBS 960H.當(dāng)輸入信號(hào)為AHD/TVI/CVI時(shí)，理論傳輸距離為500米，實(shí)際測(cè)試傳輸200米以上。
標(biāo)簽： CV2880 TVI轉(zhuǎn)HDMI AHD轉(zhuǎn)HDMI
上傳時(shí)間： 2022-05-25
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此方案可以將200W像素（即1920x1080P 60Hz）的AHD信號(hào)轉(zhuǎn)換為HDMI信號(hào)或者VGA信號(hào)以上轉(zhuǎn)出的兩種信號(hào)均支持到1920x1080P 60Hz，也可以轉(zhuǎn)換為CVBS信號(hào)（只支持PAL和NTSC制）方案構(gòu)架為NVP6124B+CV2880+CV8788+MCU
標(biāo)簽： ahd hdmi vga cvbs
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vga文檔vga文檔vga文檔vga文檔vga文檔
標(biāo)簽： VGA 時(shí)序
上傳時(shí)間： 2013-05-16
上傳用戶：jing911003
基于FPGA的VGA顯示接口的研究與設(shè)計(jì)-FPGA-based VGA Display Interface Research and Design
標(biāo)簽： VGA
上傳時(shí)間： 2013-05-29
上傳用戶：snowkiss2014
對(duì)弓網(wǎng)故障的檢測(cè)在列車提速的今天顯得尤其重要，原始故障圖像數(shù)據(jù)量的巨大使實(shí)時(shí)存儲(chǔ)和傳輸故障圖像極其困難。JPEG作為一種低復(fù)雜度、高壓縮比的圖像壓縮標(biāo)準(zhǔn)在多媒體、網(wǎng)絡(luò)傳輸?shù)阮I(lǐng)域得到廣泛的應(yīng)用。和相同圖像質(zhì)量的其它常用文件格式(如GIF，TIFF，PCX)相比，JPEG是目前靜態(tài)圖像中壓縮比最高的。 FPGA以其設(shè)計(jì)靈活、高速的卓越特性，逐漸成為許多應(yīng)用中首先器件，尤其是與Verilog和VHDL等語(yǔ)言的結(jié)合，大大變革了電子系統(tǒng)的設(shè)計(jì)方法，加速了系統(tǒng)的設(shè)計(jì)進(jìn)程。 本文旨在研究并實(shí)現(xiàn)一種實(shí)時(shí)采集并對(duì)特定幀進(jìn)行壓縮傳輸?shù)姆椒āＭㄟ^(guò)采用可編程邏輯器件FPGA來(lái)實(shí)現(xiàn)整個(gè)采集、顯示、壓縮和傳輸，使系統(tǒng)具有可定制、高速度等優(yōu)點(diǎn)。 本文首先介紹了開(kāi)發(fā)硬件可編程邏輯門陣列FPGA及其開(kāi)發(fā)語(yǔ)言Veridlog，并介紹了FPGA的設(shè)計(jì)方法及開(kāi)發(fā)流程；接著介紹了PAL制視頻采集的相關(guān)知識(shí)及設(shè)計(jì)，其中主要包括基于I2C總線的模擬視頻解碼控制、視頻的數(shù)字化ITU-R BT.601標(biāo)準(zhǔn)介紹及視頻同步信號(hào)的獲取、基于SDRAM的視頻幀存儲(chǔ)、VGA顯示控制設(shè)計(jì)；隨后介紹了JPEG標(biāo)準(zhǔn)，并根據(jù)故障檢測(cè)的特點(diǎn)，設(shè)計(jì)了針對(duì)灰度圖像壓縮的JPEG編碼器，設(shè)計(jì)中先分別對(duì)組成JPEG編碼器的二維DCT變換模塊、量化模塊、Z字掃描模塊、變換直流系數(shù)的差分脈沖編碼模塊、交流系數(shù)的游程編碼模塊、哈夫曼編碼模塊及打包模塊進(jìn)行了仿真測(cè)試，然后再對(duì)整個(gè)JPEG編碼器進(jìn)行了測(cè)試；最后設(shè)計(jì)了單幀視頻的SRAM緩存，并將緩存的源圖像采用本文設(shè)計(jì)的JPEG編碼器進(jìn)行壓縮，再設(shè)計(jì)一個(gè)僅包含發(fā)送功能的UART 將壓縮后的碼流傳輸?shù)絇C機(jī)，在PC機(jī)上通過(guò)將接收的碼流以ASCⅡ碼的形式還原為采集圖片。 本文實(shí)現(xiàn)了整個(gè)采集壓縮系統(tǒng)，同時(shí)也進(jìn)一步驗(yàn)證了本文設(shè)計(jì)的灰度圖像JPEG編碼器的正確性。相信本文無(wú)論是對(duì)弓網(wǎng)故障的圖像檢測(cè)，還是對(duì)于JPEG編碼器的芯片設(shè)計(jì)都有一定的參考價(jià)值。
標(biāo)簽： FPGA JPEG 壓縮系統(tǒng)
上傳時(shí)間： 2013-04-24
上傳用戶：cuiqiang
提出了一種基于FPGA的VGA顯示設(shè)計(jì)方案，采用狀態(tài)機(jī)對(duì)其狀態(tài)轉(zhuǎn)變進(jìn)行描述。
標(biāo)簽： FPGA VGA 顯示設(shè)計(jì) 方案
上傳用戶：邶刖
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