rk2818電路設(shè)計,涉及了多個重要地方的電路設(shè)計。瑞芯微RK2818android解決方案系統(tǒng)電路原理圖
上傳時間: 2013-07-22
上傳用戶:小小小熊
神經(jīng)網(wǎng)絡(luò)控制算法作為一種比較成熟的智能控制算法,在空空導(dǎo)彈的理論研究中也得到了很多應(yīng)用,但它的實際應(yīng)用通常是通過軟件實現(xiàn)的,而軟件實現(xiàn)是串行執(zhí)行指令,運行速度慢,可靠性低,很難滿足實際導(dǎo)彈制導(dǎo)系統(tǒng)實時性的要求。控制算法硬件實現(xiàn)的最大特點就是可提高控制算法的實時運算速度和可靠性。本課題針對導(dǎo)彈制導(dǎo)系統(tǒng),以FPGA為硬件平臺研究神經(jīng)網(wǎng)絡(luò)控制算法的硬件實現(xiàn)。本文首先對BP神經(jīng)網(wǎng)絡(luò)算法思想進行了深入分析,并對BP網(wǎng)絡(luò)的各個階段進行了理論推導(dǎo),最后對BP神經(jīng)網(wǎng)絡(luò)PID飛行控制算法進行了研究和總結(jié),為硬件實現(xiàn)提供了理論基礎(chǔ)。基于對上述理論的深入研究和分析,本文提出了一種適合FPGA實現(xiàn)該神經(jīng)網(wǎng)絡(luò)控制算法的硬件實現(xiàn)模型。在該模型中,神經(jīng)網(wǎng)絡(luò)各層之間采用串行執(zhí)行數(shù)據(jù)方式,層間則采用并行運行方式,可有效提高系統(tǒng)的運算速度。由于模塊化、層次化的自頂向下的模塊化設(shè)計方法可有效減少錯誤的產(chǎn)生,是設(shè)計復(fù)雜大規(guī)模系統(tǒng)的理想設(shè)計方法。本文采用了此設(shè)計方法,通過把系統(tǒng)模塊化,對各個子模塊分別用VHDL硬件描述語言進行描述,并基于QUARTUS II軟件開發(fā)平臺進行綜合和仿真,直到達到研究設(shè)計要求。最后將仿真程序源代碼下載配置到具體的Cyclone II系列EP2C70 FPGA芯片中,應(yīng)用于某實際導(dǎo)彈控制系統(tǒng)的研究。理論分析和實驗結(jié)果表明該神經(jīng)網(wǎng)絡(luò)飛行控制算法的FPGA硬件實現(xiàn)是有效可行的,可滿足系統(tǒng)實時性的要求,為制導(dǎo)系統(tǒng)的實際工程實現(xiàn)提供了基礎(chǔ)。
標(biāo)簽: FPGA PID 神經(jīng)網(wǎng)絡(luò) 飛行控制
上傳時間: 2013-04-24
上傳用戶:冇尾飛鉈
·內(nèi)容簡介本書由淺入深、全面系統(tǒng)地介紹了DSP芯片的基本原理、開發(fā)和應(yīng)用。首先介紹了目前廣泛應(yīng)用的DSP芯片的基本結(jié)構(gòu)和特征,以及定點和浮點DSP處理中的一些關(guān)鍵問題;其次介紹了目前應(yīng)用最廣的TI DSP芯片中的TMS320C5000系列及其硬件結(jié)構(gòu)、匯編指令和尋址方式;然后介紹了基于C和匯編語言的開發(fā)方法、芯片的開發(fā)工具及使用,重點介紹了CCS集成開發(fā)環(huán)境:較為詳細地介紹了DSP系統(tǒng)的軟硬件設(shè)計方
上傳時間: 2013-04-24
上傳用戶:阿四AIR
·作者:沈文 詹衛(wèi)前 出版社: 清華大學(xué)出版社圖書簡介:本書介紹了ICC AVR編譯器使用C語言的有關(guān)知識,也穿插介紹ICC AVR與常用的其他C編譯器使用C語言的一些異同點,并簡單介紹ICC AVR的集成環(huán)境和ICC AVR 6.26C能支持的庫函數(shù)。本書重點放在如何利用C語言來操作AVR單片機的硬件資源,以及如何編寫一些實用的程序段,最后再通過一些簡單的應(yīng)用實例來說明如何使用C語言一開發(fā)AVR芯
上傳時間: 2013-04-24
上傳用戶:klds
PIC單片機里C編譯器最高版本,不過要和微芯公司的匯編器一起使用哦!
上傳時間: 2013-08-02
上傳用戶:黃華強
摘要: 本文介紹了基于FPGA 的出租車計價器系統(tǒng)的功能、設(shè)計思想和實現(xiàn), 該設(shè)計采用模塊化自上而下的層次化設(shè)計,頂\r\n層設(shè)計有5 個模塊,各模塊中子模塊采用VHDL 或圖形法設(shè)計。在Max+plusⅡ下實現(xiàn)編譯、仿真等,最后成功下載到FPGA 芯\r\n片中。完成了可預(yù)置自動計費、自動計程、計時、空車顯示等多功能計價器。由于FPGA 具有高密度、可編程及有強大的軟件\r\n支持等特點,所以該設(shè)計具有功能強、靈活和可靠性高等特點,具有一定的實用價值。
標(biāo)簽: FPGA 出租車計價器 系統(tǒng)設(shè)計
上傳時間: 2013-08-09
上傳用戶:Zxcvbnm
內(nèi)容簡介 本書以數(shù)字信號處理基礎(chǔ)內(nèi)容為主,同時也介紹了有關(guān)數(shù)字信號處理實現(xiàn)與應(yīng)用。書中 以主要篇幅討論了離散時間信號與系統(tǒng)的基本概念,離散傅里葉變換及其快速算法,數(shù)字濾 波器的結(jié)構(gòu)與各種設(shè)計方法。這是數(shù)字信號處理中的經(jīng)典內(nèi)容,也是進一步學(xué)習(xí)和掌握更多 信號處理理論的基礎(chǔ)。為便于數(shù)字信號處理系統(tǒng)的設(shè)計與開發(fā),書中介紹了數(shù)字信號處理芯 片的原理及其開發(fā)工具以及應(yīng)用實例。 本書概念清晰,說明詳細,深入淺出,易于理解,具有豐富的例題和習(xí)題,便于自學(xué)。 本書可作為高等院校理工科類相關(guān)專業(yè)本科生教材,也可作為有關(guān)工程技術(shù)人員的自學(xué) 參考書。
標(biāo)簽: 數(shù)字信號處理
上傳時間: 2013-10-24
上傳用戶:chaisz
本文的目的在于,介紹如何計算具有狹窄氣隙的圓形轉(zhuǎn)子電機中的繞組感應(yīng)。我們僅處理理想化的氣隙磁場,不考慮槽、外部周邊或傾斜電抗。但我們將考察繞組磁動勢(MMF)的空間諧頻。 在圖1中,給出了12槽定子的軸截面示意圖。實際上,所顯示的是薄鋼片的形狀,或用于構(gòu)成磁路的層片。鐵芯由薄片構(gòu)成,以控制渦流電流損耗。厚度將根據(jù)工作頻率而變,在60Hz的電機中(大體積電機,工業(yè)用)層片的厚度典型為.014”(.355毫米)。它們堆疊在一起,以構(gòu)成具有恰當(dāng)長度的磁路。繞組位于該結(jié)構(gòu)的槽內(nèi)。 在圖1中,給出了帶有齒結(jié)構(gòu)的梯形槽,在大部分長度方向上具有近乎均勻的截面,靠近氣隙處較寬。齒端與相對狹窄的槽凹陷區(qū)域結(jié)合在一起,通過改善氣隙場的均勻性、增加氣隙磁導(dǎo)、將繞組保持在槽中,有助于控制很多電機轉(zhuǎn)子中的寄生損耗。請注意,對于具有名為“形式纏繞”線圈的大型電機,它具有直邊矩形槽,以及非均勻截面齒。下面的介紹針對兩類電機。
標(biāo)簽: 如何計算 轉(zhuǎn)子 電機 繞組
上傳時間: 2013-10-13
上傳用戶:我干你啊
摘要: 介紹了時鐘分相技術(shù)并討論了時鐘分相技術(shù)在高速數(shù)字電路設(shè)計中的作用。 關(guān)鍵詞: 時鐘分相技術(shù); 應(yīng)用 中圖分類號: TN 79 文獻標(biāo)識碼:A 文章編號: 025820934 (2000) 0620437203 時鐘是高速數(shù)字電路設(shè)計的關(guān)鍵技術(shù)之一, 系統(tǒng)時鐘的性能好壞, 直接影響了整個電路的 性能。尤其現(xiàn)代電子系統(tǒng)對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時鐘設(shè)計上面。但隨著系統(tǒng)時鐘頻率的升高。我們的系統(tǒng)設(shè)計將面臨一系列的問 題。 1) 時鐘的快速電平切換將給電路帶來的串?dāng)_(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設(shè)計提出了更高的要求: 我們應(yīng)引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統(tǒng)時鐘高于100MHz 的情況下, 應(yīng)使用高速芯片來達到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統(tǒng)所需要的電流增大, 發(fā) 熱量增多, 對系統(tǒng)的穩(wěn)定性和集成度有不利的影響。 4) 高頻時鐘相應(yīng)的電磁輻射(EM I) 比較嚴重。 所以在高速數(shù)字系統(tǒng)設(shè)計中對高頻時鐘信號的處理應(yīng)格外慎重, 盡量減少電路中高頻信 號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術(shù), 以低頻的時鐘實現(xiàn)高頻的處 理。 1 時鐘分相技術(shù) 我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術(shù), 就是把 時鐘周期的多個相位都加以利用, 以達到更高的時間分辨。在通常的設(shè)計中, 我們只用到時鐘 的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統(tǒng)的時間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統(tǒng)的時間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時來達到時鐘分相的目的。用這種方法產(chǎn)生的相位差不夠準(zhǔn)確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實現(xiàn)高精度的時間分辨。 近年來半導(dǎo)體技術(shù)的發(fā)展, 使高質(zhì)量的分相功能在一 片芯片內(nèi)實現(xiàn)成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優(yōu)異的時鐘 芯片。這些芯片的出現(xiàn), 大大促進了時鐘分相技術(shù)在實際電 路中的應(yīng)用。我們在這方面作了一些嘗試性的工作: 要獲得 良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都 比較小。因此在我們的設(shè)計中, 通常用一個低頻、高精度的 晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(huán)(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進行分相, 就可獲得高穩(wěn)定、低抖動的分 相時鐘。 這部分電路在實際運用中獲得了很好的效果。下面以應(yīng)用的實例加以說明。2 應(yīng)用實例 2. 1 應(yīng)用在接入網(wǎng)中 在通訊系統(tǒng)中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時鐘分為4 個相位 數(shù)據(jù), 與其同步的時鐘信號并不傳輸。 但本地接收到數(shù)據(jù)時, 為了準(zhǔn)確地獲取 數(shù)據(jù), 必須得到數(shù)據(jù)時鐘, 即要獲取與數(shù) 據(jù)同步的時鐘信號。在接入網(wǎng)中, 數(shù)據(jù)傳 輸?shù)慕Y(jié)構(gòu)如圖2 所示。 數(shù)據(jù)以68MBös 的速率傳輸, 即每 個bit 占有14. 7ns 的寬度, 在每個數(shù)據(jù) 幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間 分辨應(yīng)該達到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統(tǒng)時鐘頻率應(yīng)在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對整個系統(tǒng)設(shè)計帶來很多的困擾。 我們在這里使用鎖相環(huán)和時鐘分相技術(shù), 將一個16MHz 晶振作為時鐘源, 經(jīng)過鎖相環(huán) 89429 升頻得到68MHz 的時鐘, 再經(jīng)過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。 我們只要從4 個相位的68MHz 時鐘中選擇出與數(shù)據(jù)同步性最好的一個。選擇的依據(jù)是: 在每個數(shù)據(jù)幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個相位的時鐘去鎖存數(shù)據(jù), 如果經(jīng)某個時鐘鎖存后的數(shù)據(jù)在這個指定位置最先檢測出這 個KWD, 就認為下一相位的時鐘與數(shù)據(jù)的同步性最好(相關(guān))。 根據(jù)這個判別原理, 我們設(shè)計了圖4 所示的時鐘分相選擇電路。 在板上通過鎖相環(huán)89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個 時鐘分別將輸入數(shù)據(jù)進行移位, 將移位的數(shù)據(jù)與KWD 作比較, 若至少有7bit 符合, 則認為檢 出了KWD。將4 路相關(guān)器的結(jié)果經(jīng)過優(yōu)先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運用AMCC 公司生產(chǎn)的 S4405 芯片, 對68MHz 的時鐘進行了4 分 相, 成功地實現(xiàn)了同步時鐘的獲取, 這部分 電路目前已實際地應(yīng)用在某通訊系統(tǒng)的接 入網(wǎng)中。 2. 2 高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用 高速、高精度的模擬- 數(shù)字變換 (ADC) 一直是高速數(shù)據(jù)采集系統(tǒng)的關(guān)鍵部 分。高速的ADC 價格昂貴, 而且系統(tǒng)設(shè)計 難度很高。以前就有人考慮使用多個低速 圖5 分相技術(shù)應(yīng)用于采集系統(tǒng) ADC 和時鐘分相, 用以替代高速的ADC, 但由 于時鐘分相電路產(chǎn)生的相位不準(zhǔn)確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產(chǎn)生較 大的孔徑晃動(Aperture J itters) , 無法達到很 好的時間分辨。 現(xiàn)在使用時鐘分相芯片, 我們可以把分相 技術(shù)應(yīng)用在高速數(shù)據(jù)采集系統(tǒng)中: 以4 分相后 圖6 分相技術(shù)提高系統(tǒng)的數(shù)據(jù)采集率 的80MHz 采樣時鐘分別作為ADC 的 轉(zhuǎn)換時鐘, 對模擬信號進行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號經(jīng)過 緩沖、調(diào)理, 送入ADC 進行模數(shù)轉(zhuǎn)換, 采集到的數(shù)據(jù)寫入存儲器(M EM )。各個 采集通道采集的是同一信號, 不過采樣 點依次相差90°相位。通過存儲器中的數(shù) 據(jù)重組, 可以使系統(tǒng)時鐘為80MHz 的采 集系統(tǒng)達到320MHz 數(shù)據(jù)采集率(如圖6 所示)。 3 總結(jié) 靈活地運用時鐘分相技術(shù), 可以有效地用低頻時鐘實現(xiàn)相當(dāng)于高頻時鐘的時間性能, 并 避免了高速數(shù)字電路設(shè)計中一些問題, 降低了系統(tǒng)設(shè)計的難度。
標(biāo)簽: 時鐘 分相 技術(shù)應(yīng)用
上傳時間: 2013-12-17
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多層板是由芯板和半固化片互相層疊壓合而成的。而半固化片構(gòu)成所謂的浸潤層,起到粘合芯板的作用,雖然也有一定的初始厚度,但是在壓制過程中其厚度會發(fā)生一些變化。
上傳時間: 2013-10-29
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