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  • Allegro FPGA System Planner中文介紹

    　　完整性高的FPGA-PCB系統(tǒng)化協(xié)同設(shè)計(jì)工具 　　Cadence OrCAD and Allegro FPGA System Planner便可滿足較復(fù)雜的設(shè)計(jì)及在設(shè)計(jì)初級(jí)產(chǎn)生最佳的I/O引腳規(guī)劃，并可透過FSP做系統(tǒng)化的設(shè)計(jì)規(guī)劃，同時(shí)整合logic、schematic、PCB同步規(guī)劃單個(gè)或多個(gè)FPGA pin的最佳化及l(fā)ayout placement，借由整合式的界面以減少重復(fù)在design及PCB Layout的測(cè)試及修正的過程及溝通時(shí)間，甚至透過最佳化的pin mapping、placement后可節(jié)省更多的走線空間或疊構(gòu)。 　　Specifying Design Intent 　　在FSP整合工具內(nèi)可直接由零件庫(kù)選取要擺放的零件，而這些零件可直接使用PCB內(nèi)的包裝，預(yù)先讓我們同步規(guī)劃FPGA設(shè)計(jì)及在PCB的placement。  

    標(biāo)簽： Allegro Planner System FPGA

    上傳時(shí)間： 2013-11-06

    上傳用戶：wwwe

  • Allegro FPGA System Planner中文介紹

    　　完整性高的FPGA-PCB系統(tǒng)化協(xié)同設(shè)計(jì)工具 　　Cadence OrCAD and Allegro FPGA System Planner便可滿足較復(fù)雜的設(shè)計(jì)及在設(shè)計(jì)初級(jí)產(chǎn)生最佳的I/O引腳規(guī)劃，并可透過FSP做系統(tǒng)化的設(shè)計(jì)規(guī)劃，同時(shí)整合logic、schematic、PCB同步規(guī)劃單個(gè)或多個(gè)FPGA pin的最佳化及l(fā)ayout placement，借由整合式的界面以減少重復(fù)在design及PCB Layout的測(cè)試及修正的過程及溝通時(shí)間，甚至透過最佳化的pin mapping、placement后可節(jié)省更多的走線空間或疊構(gòu)。 　　Specifying Design Intent 　　在FSP整合工具內(nèi)可直接由零件庫(kù)選取要擺放的零件，而這些零件可直接使用PCB內(nèi)的包裝，預(yù)先讓我們同步規(guī)劃FPGA設(shè)計(jì)及在PCB的placement。  

    標(biāo)簽： Allegro Planner System FPGA

    上傳時(shí)間： 2013-10-19

    上傳用戶：shaojie2080

  • eRDP 電子潛水計(jì)算機(jī) 使用手冊(cè) Introducing the eRDP - The Next Generation Dive Planner

    eRDP 電子潛水計(jì)算機(jī) 使用手冊(cè) Introducing the eRDP - The Next Generation Dive Planner

    標(biāo)簽： eRDP Introducing Generation Planner

    上傳時(shí)間： 2015-12-27

    上傳用戶：kikye

  • 旅行服務(wù)包用用C++ GUI 實(shí)現(xiàn)的程序源代碼

    旅行服務(wù)包用用C++ GUI 實(shí)現(xiàn)的程序源代碼，里面一個(gè)是server端，一個(gè)是Planner端，共同實(shí)現(xiàn)了旅行使所需要的各種服務(wù)要求

    標(biāo)簽： GUI 旅行 服務(wù) 程序

    上傳時(shí)間： 2016-11-15

    上傳用戶：zmy123

  • FPGA System Planner (FSP) 手冊(cè)

    對(duì)于復(fù)雜FPGA系統(tǒng)設(shè)計(jì)，尤其是多片F(xiàn)PGA設(shè)計(jì)，涉及IO分配，布局規(guī)劃，利用FSP可高效快速完成，較少來回Swap Pins提供效率。FSP 工具是 cadence 公司為了 FPGA/PCB 協(xié)同設(shè)計(jì)而推出的一個(gè)解決方案工具包。它的主 要工作是由軟件來自動(dòng)生成、優(yōu)化 FPGA 芯片的管腳分配，提高 FPGA/PCB 設(shè)計(jì)的工作效率和連 通性。FSP 完成兩頃重要工作：一、可以自動(dòng)生成 FPGA 芯片的原理圖符號(hào)（symbol）；二、自 動(dòng)生成、優(yōu)化和更改 FPGA 器件相關(guān)部分的原理圖。一個(gè)復(fù)雜的 FPGA/PCB 的設(shè)計(jì)，能節(jié)約原理 圖設(shè)計(jì)工作 50%-90%的時(shí)間，并能節(jié)約大量 PCB 設(shè)計(jì)階段 FPGA 管腳交換耗費(fèi)的時(shí)間。

    標(biāo)簽： FSP FPGA Cadence Allegro

    上傳時(shí)間： 2022-06-23

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