完整性高的FPGA-PCB系統化協同設計工具 Cadence OrCAD and Allegro FPGA System Planner便可滿足較復雜的設計及在設計初級產生最佳的I/O引腳規劃，并可透過FSP做系統化的設計規劃，同時整合logic、schematic、PCB同步規劃單個或多個FPGA pin的最佳化及layout placement，借由整合式的界面以減少重復在design及PCB Layout的測試及修正的過程及溝通時間，甚至透過最佳化的pin mapping、placement后可節省更多的走線空間或疊構。 Specifying Design Intent 在FSP整合工具內可直接由零件庫選取要擺放的零件，而這些零件可直接使用PCB內的包裝，預先讓我們同步規劃FPGA設計及在PCB的placement。
標簽： Allegro Planner System FPGA
上傳時間： 2013-11-06
上傳用戶：wwwe
上傳時間： 2013-10-19
上傳用戶：shaojie2080
eRDP 電子潛水計算機 使用手冊 Introducing the eRDP - The Next Generation Dive Planner
標簽： eRDP Introducing Generation Planner
上傳時間： 2015-12-27
上傳用戶：kikye
旅行服務包用用C++ GUI 實現的程序源代碼，里面一個是server端，一個是Planner端，共同實現了旅行使所需要的各種服務要求
標簽： GUI 旅行 服務 程序
上傳時間： 2016-11-15
上傳用戶：zmy123
對于復雜FPGA系統設計，尤其是多片FPGA設計，涉及IO分配，布局規劃，利用FSP可高效快速完成，較少來回Swap Pins提供效率。FSP 工具是 cadence 公司為了 FPGA/PCB 協同設計而推出的一個解決方案工具包。它的主 要工作是由軟件來自動生成、優化 FPGA 芯片的管腳分配，提高 FPGA/PCB 設計的工作效率和連 通性。FSP 完成兩頃重要工作：一、可以自動生成 FPGA 芯片的原理圖符號（symbol）；二、自 動生成、優化和更改 FPGA 器件相關部分的原理圖。一個復雜的 FPGA/PCB 的設計，能節約原理 圖設計工作 50%-90%的時間，并能節約大量 PCB 設計階段 FPGA 管腳交換耗費的時間。
標簽： FSP FPGA Cadence Allegro
上傳時間： 2022-06-23
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