基于USB接口的數據采集模塊的設計與實現Design and Implementation of USB-Based Data Acquisition Module路 永 伸(天津科技大學電子信息與自動化學院，天津300222)摘要文中給出基于USB接口的數據采集模塊的設計與實現。硬件設計采用以Adpc831與PDIUSBDI2為主的器件進行硬件設計，采用Windriver開發USB驅動，并用Visual C十十6.0對主機軟件中硬件接口操作部分進行動態鏈接庫封裝。關鍵詞USB 數據采集Adpc831 PDNSBDI2 Windriver動態鏈接庫Abstract T hed esigna ndim plementaitono fU SB-BasedD ataA cquisiitonM oduleis g iven.Th ec hips oluitonm ainlyw ithA dpc831a ndP DTUSBD12i sused for hardware design. The USB drive is developed場Wmdriver, and the operation on the hardware interface is packaged into Dynamic Link Libraries場Visual C++6.0. Keywords USB DataA cquisition Adttc831 PDfUSBD12 Windriver0 引言US B總 線 是新一代接口總線，最初推出的目的是為了統一取代PC機的各類外設接口，迄今經歷了1.0,1.1與2.0版本3個標準。在國內基于USB總線的相關設計與開發也得到了快速的發展，很多設計者從各自的應用領域，用不同方案設計出了相應的裝置[1,2]。數據采集是工業控制中一個普遍而重要的環節，因此開發基于USB接口的數據采集模塊具有很強的現實應用意義。雖然 US B總線標準已經發展到2.0版本，但由于工業控制現場干擾信號的情況比較復雜，高速數據傳輸的可靠性不容易被保證，并且很多場合對數據采集的實時性要求并不高，開發2.0標準產品的成本又較1.1標準產品高，所以筆者認為，在工業控制領域，目前開發基于USB總線1.1標準實現的數據采集模塊的實用意義大于相應2.0標準模塊。
上傳時間： 2013-10-23
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This application note describes how to retrieve user-defined data from Xilinx configurationPROMs (XC18V00 and Platform Flash devices) after the same PROM has configured theFPGA. The method to add user-defined data to the configuration PROM file is also discussed.The reference design described in this application note can be used in any of the followingXilinx FPGA architectures: Spartan™-II, Spartan-IIE, Spartan-3, Virtex™, Virtex-E, Virtex-II,and Virtex-II Pro.
上傳時間： 2013-11-11
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With the Altera Nios II embedded processor, you as the system designercan accelerate time-critical software algorithms by adding custominstructions to the Nios II processor instruction set. Using custominstructions, you can reduce a complex sequence of standard instructionsto a single instruction implemented in hardware. You can use this featurefor a variety of applications, for example, to optimize software innerloops for digital signal processing (DSP), packet header processing, andcomputation-intensive applications. The Nios II configuration wizard,part of the Quartus® II software’s SOPC Builder, provides a graphicaluser interface (GUI) used to add up to 256 custom instructions to theNios II processor
上傳時間： 2013-11-07
上傳用戶：swing
Altium Designer 10是由Altium公司推出的一款開發軟件，Altium Designer 10綜合了電子產品一體化開發所需的所有必須技術和功能。Altium Designer 在單一設計環境中集成板級和FPGA系統設計、基于FPGA和分立處理器的嵌入式軟件開發以及PCB版圖設計、編輯和制造。并集成了現代設計數據管理功能,使得Altium Designer成為電子產品開發的完整解決方案－一個既滿足當前，也滿足未來開發需求的解決方案。 Altium Designer10 為您帶來了一個全新的管理元 Altium Designer release 10器件的方法。其中包括新的用途系統、修改管理、新的生命周期和審批制度、實時供應鏈管理等更多的新功能! Altium Designer 10安裝流程： 安裝完后復制 AD10.Crack 文件夾下文件到安裝目錄。 1.運行AD10KeyGen，點擊“打開模板”，加載license.ini，如想修改注冊名，只需修改：TransactorName=Your Name，其中Your Name用你自己的名字替換，其它參數在單機版的情況下無需修改； 2.點擊“生成協議”，保存生成的alf文件(文件名任意，如“jack ”)，并將其放到你的安裝目錄下； 3.將patch.exe放到你的安裝目錄下，運行patch，對安裝目錄下的dxp.exe文件補丁，注意運行破解時軟件沒有運行； 4.啟動DXP，運行菜單DXP->My Account，點擊Add Standalone License file，加載前面生成的license（.alf）文件后即能正常使用了。 資源是.bin格式的鏡像文件，到網上下一個UltraISO打開后另存為iso或isz格式，用DAEMON Tools Lite虛擬光驅打開就能安裝了。(或者安裝一個快壓打開) 安裝提醒： 安裝時有兩個路徑選擇，第一個是安裝主程序的；第二個是放置設計樣例、元器件庫文件、模板文件的，共3.3GB。如果你的C盤留的不夠大，建議將3GB多的東西和主程序安裝在一塊兒。 安裝完成后界面可能是英文的，如果想調出中文界面，則可以：DXP-->Preferences-->System-->General-->Localization--選中Use localized resources，保存設置后重新啟動程序就有中文菜單了。 Altium Designer 10破解方法： 安裝包里已經帶有破解文件了，但沒有AD10KeyGen這個文件，所以要把注冊名改成自己的名字不方便。 1.運行AD10KeyGen，點擊“打開模板”，加載license.ini，如想修改注冊名，只需修改： TransactorName=Your Name 其中Your Name用你自己的名字替換，其它參數在單機版的情況下無需修改； 2.點擊“生成協議”，保存生成的alf文件(文件名任意，如“jack ”)，并將其放到你的安裝目錄下； 3.將patch.exe放到你的安裝目錄下，運行patch，對安裝目錄下的dxp.exe文件補丁，注意運行破解時軟件沒有運行； 4.啟動DXP，運行菜單DXP->My Account，點擊Add Standalone License file，加載前面生成的license（.alf）文件后即能正常使用了。 注意： 1.局域網內用同一license不再提示沖突 2.僅供學習研究使用，勿用于非法用途。 相關資料：altium designer 10 破解教程
上傳時間： 2013-11-10
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附件為：pdf轉cad軟件最新版 PDF Fly V7.1安裝文件。還附有自制的Crack，把我的文件 貼到裝好的目錄下就行了!沒有30天限制。 附pdf轉cad軟件使用教程： 1、pdf轉cad軟件的界面比較簡單的，如下圖，點擊ADD添加你要轉換的PDF文件，然后下一步 2、選擇DXF格式，然后在右邊的option里面還可以進行相關的設置 3、然后再下一步。step 3頁面只要點最下面的 convert 就可以了 轉完以后同樣線條沒有什么大問題的，只是文字肯定是被打碎的，你自己需要刪除后重新輸入要重新輸入。
上傳時間： 2013-10-22
上傳用戶：ardager
Nios II定制指令用戶指南：With the Altera Nios II embedded processor, you as the system designer can accelerate time-critical software algorithms by adding custom instructions to the Nios II processor instruction set. Using custom instructions, you can reduce a complex sequence of standard instructions to a single instruction implemented in hardware. You can use this feature for a variety of applications, for example, to optimize software inner loops for digital signal processing (DSP), packet header processing, and computation-intensive applications. The Nios II configuration wizard,part of the Quartus® II software’s SOPC Builder, provides a graphical user interface (GUI) used to add up to 256 custom instructions to the Nios II processor. The custom instruction logic connects directly to the Nios II arithmetic logic unit (ALU) as shown in Figure 1–1.
上傳時間： 2013-10-12
上傳用戶：kang1923
This application note describes how to retrieve user-defined data from Xilinx configurationPROMs (XC18V00 and Platform Flash devices) after the same PROM has configured theFPGA. The method to add user-defined data to the configuration PROM file is also discussed.The reference design described in this application note can be used in any of the followingXilinx FPGA architectures: Spartan™-II, Spartan-IIE, Spartan-3, Virtex™, Virtex-E, Virtex-II,and Virtex-II Pro.
上傳時間： 2013-10-09
上傳用戶：guojin_0704
如果用戶現有的是 Protel99SE 。ProtelDXP，Protel2004 版本： 1 在powerpcb 軟件的中打開 PCB 文件，選擇導出 ASCII 文件（export ascii file） ，ascii file 的版本應該選擇 3.5 及以下的版本。 2 a 在 Protel99SE 。ProtelDXP ， 選擇 File->Import->在出現的對話框中,選擇文件類型中的PADS Ascil Files (*.ASC)輸入對應文件即可 1.powerpcb-->export ascii file--->import ascii file with protel99 se sp5(u must install padsimportor that is an add-on for 99sesp5 which can downloan from protel company ). 2.powerpcb-->export ascii file-->import ascii file in orcad layout-->import max file(orcad pcb file)with protel 99 or 99se.
上傳時間： 2013-10-16
上傳用戶：whymatalab
PCB設計問題集錦 問：PCB圖中各種字符往往容易疊加在一起，或者相距很近，當板子布得很密時，情況更加嚴重。當我用Verify Design進行檢查時，會產生錯誤，但這種錯誤可以忽略。往往這種錯誤很多，有幾百個，將其他更重要的錯誤淹沒了，如何使Verify Design會略掉這種錯誤，或者在眾多的錯誤中快速找到重要的錯誤。 答：可以在顏色顯示中將文字去掉,不顯示后再檢查;并記錄錯誤數目。但一定要檢查是否真正屬于不需要的文字。 問： What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.答：這是有關制造方面的一個檢查，您沒有相關設定，所以可以不檢查。 問： 怎樣導出jop文件？答：應該是JOB文件吧？低版本的powerPCB與PADS使用JOB文件。現在只能輸出ASC文件，方法如下STEP：FILE/EXPORT/選擇一個asc名稱/選擇Select ALL/在Format下選擇合適的版本/在Unit下選Current比較好/點擊OK/完成然后在低版本的powerPCB與PADS產品中Import保存的ASC文件，再保存為JOB文件。 問： 怎樣導入reu文件？答：在ECO與Design 工具盒中都可以進行，分別打開ECO與Design 工具盒，點擊右邊第2個圖標就可以。 問： 為什么我在pad stacks中再設一個via:1(如附件）和默認的standardvi(如附件）在布線時V選擇1，怎么布線時按add via不能添加進去這是怎么回事，因為有時要使用兩種不同的過孔。答：PowerPCB中有多個VIA時需要在Design Rule下根據信號分別設置VIA的使用條件，如電源類只能用Standard VIA等等，這樣操作時就比較方便。詳細設置方法在PowerPCB軟件通中有介紹。 問：為什么我把On-line DRC設置為prevent..移動元時就會彈出(圖2),而你們教程中也是這樣設置怎么不會呢?答：首先這不是錯誤,出現的原因是在數據中沒有BOARD OUTLINE.您可以設置一個,但是不使用它作為CAM輸出數據. 問：我用ctrl+c復制線時怎設置原點進行復制，ctrl+v粘帖時總是以最下面一點和最左邊那一點為原點 答： 復制布線時與上面的MOVE MODE設置沒有任何關系,需要在右鍵菜單中選擇,這在PowerPCB軟件通教程中有專門介紹. 問：用(圖4)進行修改線時拉起時怎總是往左邊拉起(圖5)，不知有什么辦法可以輕易想拉起左就左，右就右。答： 具體條件不明,請檢查一下您的DESIGN GRID,是否太大了. 問： 好不容易拉起右邊但是用(圖6)修改線怎么改怎么下面都會有一條不能和在一起，而你教程里都會好好的(圖8)答：這可能還是與您的GRID 設置有關,不過沒有問題,您可以將不需要的那段線刪除.最重要的是需要找到布線的感覺,每個軟件都不相同,所以需要多練習。 問： 尊敬的老師:您好！這個圖已經畫好了，但我只對（如圖1）一種的完全間距進行檢查，怎么錯誤就那么多，不知怎么改進。請老師指點。這個圖在附件中請老師幫看一下，如果還有什么問題請指出來，本人在改進。謝！！！！！答：請注意您的DRC SETUP窗口下的設置是錯誤的,現在選中的SAME NET是對相同NET進行檢查,應該選擇NET TO ALL.而不是SAME NET有關各項參數的含義請仔細閱讀第5部教程. 問： U101元件已建好，但元件框的拐角處不知是否正確，請幫忙CHECK 答：元件框等可以通過修改編輯來完成。問： U102和U103元件沒建完全，在自動建元件參數中有幾個不明白：如：SOIC--》silk screen欄下spacing from pin與outdent from first pin對應U102和U103元件應寫什么數值，還有這兩個元件SILK怎么自動設置，以及SILK內有個圓圈怎么才能畫得與該元件參數一致。 答：Spacing from pin指從PIN到SILK的Y方向的距離,outdent from first pin是第一PIN與SILK端點間的距離.請根據元件資料自己計算。
上傳時間： 2014-01-03
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This document provides practical, common guidelines for incorporating PCI Express interconnect layouts onto Printed Circuit Boards (PCB) ranging from 4-layer desktop baseboard designs to 10- layer or more server baseboard designs. Guidelines and constraints in this document are intended for use on both baseboard and add-in card PCB designs. This includes interconnects between PCI Express devices located on the same baseboard (chip-to-chip routing) and interconnects between a PCI Express device located “down” on the baseboard and a device located “up” on an add-in card attached through a connector. This document is intended to cover all major components of the physical interconnect including design guidelines for the PCB traces, vias and AC coupling capacitors, as well as add-in card edge-finger and connector considerations. The intent of the guidelines and examples is to help ensure that good high-speed signal design practices are used and that the timing/jitter and loss/attenuation budgets can also be met from end-to-end across the PCI Express interconnect. However, while general physical guidelines and suggestions are given, they may not necessarily guarantee adequate performance of the interconnect for all layouts and implementations. Therefore, designers should consider modeling and simulation of the interconnect in order to ensure compliance to all applicable specifications. The document is composed of two main sections. The first section provides an overview of general topology and interconnect guidelines. The second section concentrates on physical layout constraints where bulleted items at the beginning of a topic highlight important constraints, while the narrative that follows offers additional insight.
上傳時間： 2014-01-24
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