本文采用Altera公司的FPGA器件Cyclone III系列EP3C10作為核心器件構(gòu)成了R-S(255,223)編碼系統(tǒng);利用Quartus II 9.0作為硬件仿真平臺(tái),用硬件描述語(yǔ)言Verilog_HDL實(shí)現(xiàn)編程,并且通過(guò)JTAG接口與EP3C10連接。R-S(Reed-SOLOMON)碼是一類(lèi)糾錯(cuò)能力很強(qiáng)的特殊的非二進(jìn)制BCH碼,能應(yīng)對(duì)隨機(jī)性和突發(fā)性錯(cuò)誤,廣泛應(yīng)用于各種通信系統(tǒng)中和保密系統(tǒng)中。R-S(255,223)碼能夠檢測(cè)32字節(jié)長(zhǎng)度和糾錯(cuò)16字節(jié)長(zhǎng)度的連續(xù)數(shù)據(jù)錯(cuò)誤信息。
本文采用Altera公司的FPGA器件Cyclone III系列EP3C10作為核心器件構(gòu)成了R-S(255,223)編碼系統(tǒng);利用Quartus II 9.0作為硬件仿真平臺(tái),用硬件描述語(yǔ)言Verilog_HDL實(shí)現(xiàn)編程,并且通過(guò)JTAG接口與EP3C10連接。R-S(Reed-SOLOMON)碼是一類(lèi)糾錯(cuò)能力很強(qiáng)的特殊的非二進(jìn)制BCH碼,能應(yīng)對(duì)隨機(jī)性和突發(fā)性錯(cuò)誤,廣泛應(yīng)用于各種通信系統(tǒng)中和保密系統(tǒng)中。R-S(255,223)碼能夠檢測(cè)32字節(jié)長(zhǎng)度和糾錯(cuò)16字節(jié)長(zhǎng)度的連續(xù)數(shù)據(jù)錯(cuò)誤信息。
實(shí)現(xiàn)8比特字節(jié)的RS糾錯(cuò)編碼,可以指定極性校驗(yàn)字節(jié)數(shù)目,能產(chǎn)生的最大校驗(yàn)序列長(zhǎng)度為255字節(jié)(含極性校驗(yàn)字節(jié)).This is an implementation of a Reed-SOLOMON code with 8 bit bytes, and a configurable number of parity bytes. The maximum sequence length (codeword) that can be generated is 255 bytes, including parity bytes.
This thesis is devoted to several efficient VLSI architecture design issues in errorcorrecting
coding, including finite field arithmetic, (Generalized) Low-Density Parity-
Check (LDPC) codes, and Reed-SOLOMON codes.