隨著中國二代導航系統的建設，衛星導航的應用將普及到各個行業，具有自主知識產權的衛星導航接收機的研究與設計是該領域的一個研究熱點。在接收機的設計中，對于成熟技術將利用ASIC芯片進行批量生產，該芯片是專用芯片，一旦制造成型不能改變。但是對于正在研究的接收機技術，特別是在需要利用接收機平臺進行提高接收機性能研究時，利用FPGA通用可編程門陣列芯片是非常方便的。在FPGA上的研究成果，一旦成熟可以很方便的移植到ASIC芯片，進行批量生產。本課題就是基于FPGA研究GPS并行捕獲技術的硬件電路，著重進行了其中一個捕獲通道的設計和實現。 GPS信號捕獲時間是影響GPS接收機性能的一個關鍵因素，尤其是在高動態和實時性要求高的應用中或者對弱GPS信號的捕獲方面。因此，本文在滑動相關法基礎上引出了基于FFT的并行快速捕獲方法，采用自頂向下的方法對系統進行總體功能劃分和結構設計，并采用自底向上的方法對系統進行功能實現和驗證。 本課題以Xilinx公司的SPARTAN3E開發板為硬件開發平臺，以ISE9.2i為軟件開發平臺，采用Verilog HDL編程實現該系統。并利用Nemerix公司的GPS射頻芯片NJ1006A設計制作了GPS中頻信號產生平臺。該平臺可實時地輸出采樣頻率為16.367MHz的GPS數字中頻信號。 本課題主要是基于采樣率變換和FFT實現對GPS C/A碼的捕獲。該算法利用平均采樣的方法，將信號的采樣率降低到1.024 MHz，在低采樣率下利用成熟的1024點FFT IP核對C/A碼進行粗捕，給出GPS信號的碼相位(精度大約為1/4碼片)和載波的多普勒頻率，符合GPS后續跟蹤的要求。 同時，由于FFT算法是以資源換取時間的方法來提高GPS捕獲速度的，所以在設計時，合理地采用FPGA設計思想與技巧優化系統。基于實用性的要求，詳細的給出了基于FFT的GPS并行捕獲各個模塊的實現原理、實現結構以及仿真結果。并達到降低系統硬件資源，能夠快速、高效地實現對GPS C/A碼捕獲的要求。 本研究是導航研究所承擔的國家863課題“利用多徑信號提高GNSS接收機性能的新技術研究”中關于接收機信號捕獲算法的一部分，對接收機的設計具有一定的參考價值。
標簽：
GPSCA
FPGA
FFT
上傳時間：
2013-07-22
上傳用戶：user08x
