200-MHz ARM920T Processor • 16-kbyte Instruction Cache • 16-kbyte Data Cache • Linux® , Microsoft® Windows® CE-enabled MMU • 100-MHz System Bus • MaverickCrunch™ Math Engine • Floating Point, Integer, and Signal Processing Instructions • Optimized for digital music compression and decompression algorithms. • Hardware interlocks allow in-line coding. • MaverickKey™ IDs • 32-bit Unique ID can be used for DRM-compliant 128-bit random ID. • Integrated Peripheral Interfaces • 32-bit SDRAM Interface
標簽： 8226 Cache kbyte Instruction
上傳時間： 2017-04-08
上傳用戶：comua
This is paper on post silicon verification of cache coherence.
標簽： verification coherence silicon cache
上傳時間： 2013-12-02
上傳用戶：ma1301115706
this is an interrest book about Mips,some simple sourcecodes, using SPIM
標簽： sourcecodes interrest simple about
上傳時間： 2017-07-28
上傳用戶：Miyuki
This module handles ARP messages and ARP resolution and manages the ARP cache
標簽： ARP resolution and messages
上傳時間： 2014-01-31
上傳用戶：ynwbosss
DM642上利用DMA和CACHE優化內存存取實例
上傳時間： 2013-12-16
上傳用戶：愛死愛死
集成電路設計以及制造業的不斷發展，使得在單個芯片上集成多個處理器內核成為了可能。近年來多核處理器的發展過程中，多個內核對共享數據的訪問一直存在數據沖突問題，也就是緩存（Cache）出現不一致情況。Cache 一致性協議就是為了解決這種不一致現象，使得內核可以實時訪問到正確的數據。 本文在簡單介紹Cache一致性之后，總結了三種改進的Cache一致性協議。第一種介紹了一致性協議與片上互聯協議相協同的設計將多核架構與片上互聯方式相結合，最終實現低延遲、高帶寬、可擴展等特性。第二種提出了基于分層架構的混合一致性協議，將兩種傳統一致性協議進行了有效地結合。在第一層共享總線架構結構上采用總線監聽一致性協議，第二層互聯網絡架構的結構上采用基于目錄的一致性協議。該協議即解決了共享總線架構的總線帶寬問題，又解決了基于目錄的一致性協議中目錄所占存儲空間過大的問題，表現出了優良的性能。第三種是基于 Token 的動態可重構 Cache一致性協議，通過相關結果表明基于 Token 的動態可重構 Cache 一致性協議將能夠有效的應用到眾核處理器結構中。
標簽： Cache
上傳時間： 2016-11-28
上傳用戶：Nicole_K
cache-google-font
上傳時間： 2018-03-26
上傳用戶：itata
隨著存儲技術的迅速發展，存儲業務需求的不斷增長，獨立的磁盤冗余陣列可利用多個磁盤并行存取提高存儲系統的性能。磁盤陣列技術采用硬件和軟件兩種方式實現，軟件RAID（Redundant Array of Independent Disks）主要利用操作系統提供的軟件實現磁盤冗余陣列功能，對系統資源利用率高，節省成本。硬件RAID將大部分RAID功能集成到一塊硬件控制器中，系統資源占用率低，可移植性好。 分析了軟件RAID的性能瓶頸，使用硬件直接完成部分計算提高軟件RAID性能。針對RAID5采用FPGA（Field Programmable Gate Array）技術實現RAID控制器硬件設計，完成磁盤陣列啟動、數據緩存（Cache）以及數據XOR校驗等功能。基于硬件RAID的理論，提出一種基于Virtex-4的硬件RAID控制器的系統設計方案：獨立微處理器和較大容量的內存；實現RAID級別遷移，在線容量擴展，在線數據熱備份等高效、用戶可定制的高級RAID功能；利用Virtex-4內置硬PowerPC完成RAID服務器部分配置和管理工作，運行Linux操作系統、RAID管理軟件等。控制器既可以作為RAID控制卡在服務器上使用，也可作為一個獨立的系統，成為磁盤陣列的調試平臺。 隨著集成電路的發展，芯片的體積越來越小，電路的布局布線密度越來越大，信號的工作頻率也越來越高，高速電路的傳輸線效應和信號完整性問題越來越明顯。RAID控制器屬于高速電路的范疇，在印刷電路板（Printed Circuit Block, PCB）實現時分別從疊層設計、布局、電源完整性、阻抗匹配和串擾等方面考慮了信號完整性問題，并基于IBIS（I/O Buffer Information Specification）模型進行了信號完整性分析及仿真。
上傳時間： 2013-04-24
上傳用戶：jeffery
作為嵌入式系統核心的微處理器，是SOC不可或缺的“心臟”，微處理器的性能直接影響著整個SOC的性能。 與國際先進技術相比，我國在這一領域的研究和開發工作還相當落后，這直接影響到我國信息產業的發展。本著趕超國外先進技術，填補我國在該領域的空白以擺脫受制于國外的目的，我國很多科研單位和公司進行了自己的努力和嘗試。經過幾年的探索，已經有多種自主知識產權的處理器芯片完成了設計驗證并逐漸進入市場化階段。我國已結束無“芯”的歷史，并向設計出更高性能處理器的目標邁進。 艾科創新微電子公司的VEGA處理器，是公司憑借自己的技術力量和科研水平設計出的一款64位高性能RSIC微處理器。該處理器基于MIPSISA構架，采用五級流水線的設計，并且使用了高性能處理器所廣泛采用的虛擬內存管理技術。設計過程中采用自上而下的方法，根據其功能將其劃分為取指、譯碼、算術邏輯運算、內存管理、流水線控制和cache控制等幾個功能塊，使得我們在設計中能夠按照其功能和時序要求進行。 本文的首先介紹了MIPS微處理器的特點，通過對MIPS指令集和其五級流水線結構的介紹使得對VEGA的設計有了一個直觀的認識。在此基礎上提出了VEGA的結構劃分以及主要模塊的功能。作為采用虛擬內存管理技術的處理器，文章的主要部分介紹了VEGA的虛擬內存管理技術，將VEGA的內存管理單元(MMU)尤其是內部兩個翻譯后援緩沖(TLB)的設計作為重點給出了流水線處理器設計的方法。結束總體設計并完成仿真后，并不能代表設計的正確性，它還需要我們在實際的硬件平臺上進行驗證。作為論文的又一重點內容，介紹了我們在VEGA驗證過程中使用到的FPGA的主要配置單元，FPGA的設計流程。VEGA的FPGA平臺是一完整的計算機系統，我們利用在線調試軟件XilinxChipscope對其進行了在線調試，修正其錯誤。 經過模塊設計到最后的FPGA驗證，VEGA完成了其邏輯設計，經過綜合和布局布線等后端流程，VEGA采用0.18工藝流片后達到120MHz的工作頻率，可在其平臺上運行Windows-CE和Linux嵌入式操作系統，達到了預計的設計要求。
上傳時間： 2013-07-07
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·本書從軟件設計的角度，全面、系統地介紹了ARM處理器的基本體系結構和軟件設計與優化方法。內容包括：ARM處理器基礎；ARM/Thumb指令集；C語言與匯編語言程序的設計與優化；基本運算、操作的優化；基于ARM的DSP；異常與中斷處理；固件與嵌入式OS；cache與存儲器管理；ARMv6體系結構的特點等。全書內容完整，針對各種不同的ARM內核系統結構都有詳盡論述，并有大量的例子和源代碼。附錄給出了完
上傳時間： 2013-04-24
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