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SoC-wishbone

高通Adreno圖形處理器全解析

　　高通(Qualcomm)不只是一家在移動(dòng)SoC芯片和3G通信技術(shù)上造詣?lì)H深的公司，而且是一家擁有移動(dòng)GPU自主設(shè)計(jì)能力和生產(chǎn)能力的公司。移動(dòng)GPU是SoC芯片的一部分，與ARM架構(gòu)的通用處理器(CPU)一起構(gòu)成SoC芯片體現(xiàn)應(yīng)用性能的兩個(gè)重要部分。

標(biāo)簽： Adreno 高通圖形處理器

上傳時(shí)間： 2013-11-17

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GPU圖形處理器各大廠家芯片參數(shù)介紹

　　與傳統(tǒng)電腦結(jié)構(gòu)類(lèi)似，決定SoC芯片性能的兩個(gè)重要組成單元分別是通用處理核心(CPU)和圖形處理核心(GPU)。通用處理核心(CPU)的大東家就是我們熟知的ARM公司。圖形處理核心(GPU)的設(shè)計(jì)授權(quán)公司有ARM公司、英國(guó)Imagination公司和美國(guó)高通公司

標(biāo)簽： GPU 圖形處理器參數(shù) 家

上傳時(shí)間： 2013-11-06

上傳用戶：netwolf
基于JN5121的無(wú)線醫(yī)療監(jiān)護(hù)技術(shù)

本文提出了JN5121 在無(wú)線醫(yī)療監(jiān)護(hù)中的應(yīng)用構(gòu)架，首先描述了基于WPAN 的無(wú)線醫(yī)療監(jiān)護(hù)構(gòu)架，區(qū)別于遠(yuǎn)程無(wú)線醫(yī)療監(jiān)護(hù)方式，關(guān)注的重點(diǎn)在小范圍內(nèi)的無(wú)線傳輸方式。然后介紹了基于JN5121 無(wú)線模塊的傳感器節(jié)點(diǎn)的設(shè)計(jì)，采用集MCU 和RF 的SOC 芯片JN5121 滿足現(xiàn)代生物醫(yī)學(xué)傳感器的發(fā)展方向，最后簡(jiǎn)單介紹了JN5121 的程序設(shè)計(jì)的基本框架。

標(biāo)簽： 5121 JN 無(wú)線醫(yī)療

上傳時(shí)間： 2013-11-20

上傳用戶：ouyang426
ARM手機(jī)MID平板方案詳解

ARM核心是主控SOC中的重要部分，系統(tǒng)的日常應(yīng)用都由ARM核心來(lái)完成，因此ARM核心的效能很大程度上跟用戶體驗(yàn)有關(guān)。ARM公司一般用DMIPS/MHz來(lái)標(biāo)稱ARM核心的性能。DMIPS是Dhrystone Million Instructions executed Per Second的縮寫(xiě)，反映核心的整數(shù)計(jì)算能力。但Dhrystone算法代碼本身比較叫，可以完全放到Cache中執(zhí)行，因此反映的只是核心能力，并不能反映緩存、內(nèi)存I/O性能。

標(biāo)簽： ARM MID 手機(jī) 平板

上傳時(shí)間： 2013-10-16

上傳用戶：devin_zhong
通過(guò)FPGA提高工業(yè)應(yīng)用靈活性的5種方法

　　可編程邏輯器件（PLD）是嵌入式工業(yè)設(shè)計(jì)的關(guān)鍵元器件。在工業(yè)設(shè)計(jì)中，PLD已經(jīng)從提供簡(jiǎn)單的膠合邏輯發(fā)展到使用FPGA作為協(xié)處理器。該技術(shù)在通信、電機(jī)控制、I/O模塊以及圖像處理等應(yīng)用中支持 I/O 擴(kuò)展，替代基本的微控制器（MCU）或者數(shù)字信號(hào)處理器（DSP）。　　隨著系統(tǒng)復(fù)雜度的提高，F(xiàn)PGA還能夠集成整個(gè)芯片系統(tǒng)（SoC），與分立的 MCU、DSP、ASSP，以及 ASIC解決方案相比，大幅度降低了成本。不論是用作協(xié)處理器還是SoC，Altera FPGA在您的工業(yè)應(yīng)用中都具有以下優(yōu)點(diǎn)：　　1. 設(shè)計(jì)集成——使用FPGA作為協(xié)處理器或者SoC，在一個(gè)器件平臺(tái)上集成 IP和軟件堆棧，從而降低成本。　　2. 可重新編程能力——在一個(gè)公共開(kāi)發(fā)平臺(tái)的一片 FPGA中，使工業(yè)設(shè)計(jì)能夠適應(yīng)協(xié)議、IP以及新硬件功能的發(fā)展變化。　　3. 性能調(diào)整——通過(guò)FPGA中的嵌入式處理器、定制指令和IP模塊，增強(qiáng)性能，滿足系統(tǒng)要求。　　4. 過(guò)時(shí)保護(hù)——較長(zhǎng)的 FPGA 產(chǎn)品生命周期，通過(guò) FPGA 新系列的器件移植，延長(zhǎng)工業(yè)產(chǎn)品的生命周期，保護(hù)硬件不會(huì)過(guò)時(shí)。　　5. 熟悉的工具——使用熟悉的、功能強(qiáng)大的集成工具，簡(jiǎn)化設(shè)計(jì)和軟件開(kāi)發(fā)、IP集成以及調(diào)試。

標(biāo)簽： FPGA 工業(yè)應(yīng)用

上傳時(shí)間： 2013-11-18

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深入剖析賽靈思（Xilinx）All Programmable三大創(chuàng)新器件

深入剖析賽靈思（Xilinx）All Programmable三大創(chuàng)新器件:賽靈思在 28nm 節(jié)點(diǎn)上推出的多種新技術(shù)為客戶帶來(lái)了重大的超前價(jià)值，并使賽靈思領(lǐng)先競(jìng)爭(zhēng)對(duì)手整整一代。賽靈思并不是簡(jiǎn)單地將現(xiàn)有的 FPGA 架構(gòu)遷移到新的技術(shù)節(jié)點(diǎn)上，而是力求引領(lǐng)多種 FPGA 創(chuàng)新，并率先推出了 All Programmable 3D IC 和 SoC。　　今天推出的 All Programmable 產(chǎn)品采用了各種形式的可編程技術(shù)，包括可編程硬件和軟件、數(shù)字信號(hào)和模擬混合信號(hào)（AMS）、單晶片和多片 3D IC 方案（圖 1）。有了這些全新的 All Programmable 器件，設(shè)計(jì)團(tuán)隊(duì)就能進(jìn)一步提升可編程系統(tǒng)的集成度，提高整體系統(tǒng)性能，降低 BOM 成本，并以更快的速度向市場(chǎng)推出更具創(chuàng)新性的智能產(chǎn)品。

標(biāo)簽： Programmable Xilinx All 賽靈思

上傳時(shí)間： 2013-10-29

上傳用戶：1427796291
清華大學(xué)Altera FPGA工程師成長(zhǎng)手冊(cè)（光盤(pán)視頻）

　　《Altera FPGA工程師成長(zhǎng)手冊(cè)》以altera公司的fpga為例，由淺入深，全面、系統(tǒng)地詳細(xì)講述了基于可編程邏輯技術(shù)的設(shè)計(jì)方法。《Altera FPGA工程師成長(zhǎng)手冊(cè)》講解時(shí)穿插了大量典型實(shí)例，便于讀者理解和演練。另外，為了幫助讀者更好地學(xué)習(xí)，《Altera FPGA工程師成長(zhǎng)手冊(cè)》提供了配套語(yǔ)音教學(xué)視頻，這些視頻和《Altera FPGA工程師成長(zhǎng)手冊(cè)》源代碼一起收錄于《Altera FPGA工程師成長(zhǎng)手冊(cè)》配書(shū)光盤(pán)中。　　《Altera FPGA工程師成長(zhǎng)手冊(cè)》涉及面廣，從基本的軟件使用到一般電路設(shè)計(jì)，再到nios ⅱ軟核處理器的設(shè)計(jì)，幾乎涉及fpga開(kāi)發(fā)設(shè)計(jì)的所有知識(shí)。具體內(nèi)容包括：eda開(kāi)發(fā)概述、altera quartus ii開(kāi)發(fā)流程、altera quartus ii開(kāi)發(fā)向?qū)?、vhdl語(yǔ)言、基本邏輯電路設(shè)計(jì)、宏模塊、lpm函數(shù)應(yīng)用、基于fpga的dsp開(kāi)發(fā)設(shè)計(jì)、sopc系統(tǒng)構(gòu)架、soc系統(tǒng)硬件開(kāi)發(fā)、sopc系統(tǒng)軟件開(kāi)發(fā)、nios ii常用外設(shè)、logiclock優(yōu)化技術(shù)等。

標(biāo)簽： Altera FPGA 清華大學(xué) 工程師

上傳時(shí)間： 2015-01-01

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EDA實(shí)用教程概述

eda的發(fā)展趨勢(shì)：在一個(gè)芯片上完成的系統(tǒng)級(jí)的集成已成為可能可編程邏輯器件開(kāi)始進(jìn)入傳統(tǒng)的ASIC市場(chǎng)EDA工具和IP核應(yīng)用更為廣泛高性能的EDA工具得到長(zhǎng)足的發(fā)展計(jì)算機(jī)硬件平臺(tái)性能大幅度提高，為復(fù)雜的SoC設(shè)計(jì)提供了物理基礎(chǔ)。

標(biāo)簽： EDA 實(shí)用教程

上傳時(shí)間： 2013-12-02

上傳用戶：windwolf2000
基于FPGA原型的GPS基帶驗(yàn)證系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

隨著SoC設(shè)計(jì)復(fù)雜度的提高，驗(yàn)證已成為集成電路設(shè)計(jì)過(guò)程中的瓶頸，而FPGA技術(shù)的快速發(fā)展以及良好的可編程特性使基于FPGA的原型驗(yàn)證越來(lái)越多地被用于SoC系統(tǒng)的設(shè)計(jì)過(guò)程。本文討論了GPS基帶的驗(yàn)證方案以及基于FPGA的設(shè)計(jì)實(shí)現(xiàn)，并對(duì)驗(yàn)證過(guò)程中的問(wèn)題進(jìn)行了分析，并提出相應(yīng)的解決辦法。

標(biāo)簽： FPGA GPS 原型基帶

上傳時(shí)間： 2014-08-04

上傳用戶：1184599859
EDA工程建模及其管理方法研究2

EDA工程建模及其管理方法研究2 1 隨著微電子技術(shù)與計(jì)算機(jī)技術(shù)的日益成熟，電子設(shè)計(jì)自動(dòng)化(EDA)技術(shù)在電子產(chǎn)品與集成電路 (IC)芯片特別是單片集成(SoC)芯片的設(shè)計(jì)應(yīng)用中顯得越來(lái)越重要。EDA技術(shù)采用“自上至下”的設(shè)計(jì)思想，允許設(shè)計(jì)人員能夠從系統(tǒng)功能級(jí)或電路功能級(jí)進(jìn)行產(chǎn)品或芯片的設(shè)計(jì)，有利于產(chǎn)品在系統(tǒng)功能上的綜合優(yōu)化，從而提高了電子設(shè)計(jì)項(xiàng)目的協(xié)作開(kāi)發(fā)效率，降低新產(chǎn)品的研發(fā)成本。近十年來(lái)，EDA電路設(shè)計(jì)技術(shù)和工程管理方面的發(fā)展主要呈現(xiàn)出兩個(gè)趨勢(shì)： (1) 電路的集成水平已經(jīng)進(jìn)入了深亞微米的階段，其復(fù)雜程度以每年58％的幅度迅速增加，芯片設(shè)計(jì)的抽象層次越來(lái)越高，而產(chǎn)品的研發(fā)時(shí)限卻不斷縮短。 (2) IC芯片的開(kāi)發(fā)過(guò)程也日趨復(fù)雜。從前期的整體設(shè)計(jì)、功能分，到具體的邏輯綜合、仿真測(cè)試，直至后期的電路封裝、排版布線，都需要反復(fù)的驗(yàn)證和修改，單靠個(gè)人力量無(wú)法完成。IC芯片的開(kāi)發(fā)已經(jīng)實(shí)行多人分組協(xié)作。由此可見(jiàn)，如何提高設(shè)計(jì)的抽象層次，在較短時(shí)間內(nèi)設(shè)計(jì)出較高性能的芯片，如何改進(jìn)EDA工程管理，保證芯片在多組協(xié)作設(shè)計(jì)下的兼容性和穩(wěn)定性，已經(jīng)成為當(dāng)前EDA工程中最受關(guān)注的問(wèn)題。

標(biāo)簽： EDA 工程建模管理方法

上傳時(shí)間： 2013-10-15

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