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Spim-cache

200-MHz ARM920T Processor • 16-kbyte Instruction Cache • 16-kbyte Data Cache •

200-MHz ARM920T Processor • 16-kbyte Instruction Cache • 16-kbyte Data Cache • Linux® , Microsoft® Windows® CE-enabled MMU • 100-MHz System Bus • MaverickCrunch™ Math Engine • Floating Point, Integer, and Signal Processing Instructions • Optimized for digital music compression and decompression algorithms. • Hardware interlocks allow in-line coding. • MaverickKey™ IDs • 32-bit Unique ID can be used for DRM-compliant 128-bit random ID. • Integrated Peripheral Interfaces • 32-bit SDRAM Interface

標(biāo)簽： 8226 Cache kbyte Instruction

上傳時間： 2017-04-08

上傳用戶：comua
This is paper on post silicon verification of cache coherence.

This is paper on post silicon verification of cache coherence.

標(biāo)簽： verification coherence silicon cache

上傳時間： 2013-12-02

上傳用戶：ma1301115706
this is an interrest book about Mips,some simple sourcecodes, using SPIM

this is an interrest book about Mips,some simple sourcecodes, using SPIM

標(biāo)簽： sourcecodes interrest simple about

上傳時間： 2017-07-28

上傳用戶：Miyuki
This module handles ARP messages and ARP resolution and manages the ARP cache

This module handles ARP messages and ARP resolution and manages the ARP cache

標(biāo)簽： ARP resolution and messages

上傳時間： 2014-01-31

上傳用戶：ynwbosss
DM642上利用DMA和CACHE優(yōu)化內(nèi)存存取實例

DM642上利用DMA和CACHE優(yōu)化內(nèi)存存取實例

標(biāo)簽： CACHE 642 DMA DM

上傳時間： 2013-12-16

上傳用戶：愛死愛死
關(guān)于Cache一致性的研究進(jìn)展

集成電路設(shè)計以及制造業(yè)的不斷發(fā)展，使得在單個芯片上集成多個處理器內(nèi)核成為了可能。近年來多核處理器的發(fā)展過程中，多個內(nèi)核對共享數(shù)據(jù)的訪問一直存在數(shù)據(jù)沖突問題，也就是緩存（Cache）出現(xiàn)不一致情況。Cache 一致性協(xié)議就是為了解決這種不一致現(xiàn)象，使得內(nèi)核可以實時訪問到正確的數(shù)據(jù)。本文在簡單介紹Cache一致性之后，總結(jié)了三種改進(jìn)的Cache一致性協(xié)議。第一種介紹了一致性協(xié)議與片上互聯(lián)協(xié)議相協(xié)同的設(shè)計將多核架構(gòu)與片上互聯(lián)方式相結(jié)合，最終實現(xiàn)低延遲、高帶寬、可擴(kuò)展等特性。第二種提出了基于分層架構(gòu)的混合一致性協(xié)議，將兩種傳統(tǒng)一致性協(xié)議進(jìn)行了有效地結(jié)合。在第一層共享總線架構(gòu)結(jié)構(gòu)上采用總線監(jiān)聽一致性協(xié)議，第二層互聯(lián)網(wǎng)絡(luò)架構(gòu)的結(jié)構(gòu)上采用基于目錄的一致性協(xié)議。該協(xié)議即解決了共享總線架構(gòu)的總線帶寬問題，又解決了基于目錄的一致性協(xié)議中目錄所占存儲空間過大的問題，表現(xiàn)出了優(yōu)良的性能。第三種是基于 Token 的動態(tài)可重構(gòu) Cache一致性協(xié)議，通過相關(guān)結(jié)果表明基于 Token 的動態(tài)可重構(gòu) Cache 一致性協(xié)議將能夠有效的應(yīng)用到眾核處理器結(jié)構(gòu)中。

標(biāo)簽： Cache

上傳時間： 2016-11-28

上傳用戶：Nicole_K
cache-google-font

cache-google-font

標(biāo)簽： cache-google-font

上傳時間： 2018-03-26

上傳用戶：itata
基于FPGA的磁盤陣列控制器的硬件設(shè)計與實現(xiàn).rar

隨著存儲技術(shù)的迅速發(fā)展，存儲業(yè)務(wù)需求的不斷增長，獨立的磁盤冗余陣列可利用多個磁盤并行存取提高存儲系統(tǒng)的性能。磁盤陣列技術(shù)采用硬件和軟件兩種方式實現(xiàn)，軟件RAID（Redundant Array of Independent Disks）主要利用操作系統(tǒng)提供的軟件實現(xiàn)磁盤冗余陣列功能，對系統(tǒng)資源利用率高，節(jié)省成本。硬件RAID將大部分RAID功能集成到一塊硬件控制器中，系統(tǒng)資源占用率低，可移植性好。分析了軟件RAID的性能瓶頸，使用硬件直接完成部分計算提高軟件RAID性能。針對RAID5采用FPGA（Field Programmable Gate Array）技術(shù)實現(xiàn)RAID控制器硬件設(shè)計，完成磁盤陣列啟動、數(shù)據(jù)緩存（Cache）以及數(shù)據(jù)XOR校驗等功能。基于硬件RAID的理論，提出一種基于Virtex-4的硬件RAID控制器的系統(tǒng)設(shè)計方案：獨立微處理器和較大容量的內(nèi)存；實現(xiàn)RAID級別遷移，在線容量擴(kuò)展，在線數(shù)據(jù)熱備份等高效、用戶可定制的高級RAID功能；利用Virtex-4內(nèi)置硬PowerPC完成RAID服務(wù)器部分配置和管理工作，運行Linux操作系統(tǒng)、RAID管理軟件等。控制器既可以作為RAID控制卡在服務(wù)器上使用，也可作為一個獨立的系統(tǒng)，成為磁盤陣列的調(diào)試平臺。隨著集成電路的發(fā)展，芯片的體積越來越小，電路的布局布線密度越來越大，信號的工作頻率也越來越高，高速電路的傳輸線效應(yīng)和信號完整性問題越來越明顯。RAID控制器屬于高速電路的范疇，在印刷電路板（Printed Circuit Block, PCB）實現(xiàn)時分別從疊層設(shè)計、布局、電源完整性、阻抗匹配和串?dāng)_等方面考慮了信號完整性問題，并基于IBIS（I/O Buffer Information Specification）模型進(jìn)行了信號完整性分析及仿真。

標(biāo)簽： FPGA 磁盤陣列控制器

上傳時間： 2013-04-24

上傳用戶：jeffery
64位MIPS微處理器的模塊設(shè)計和FPGA驗證

　　作為嵌入式系統(tǒng)核心的微處理器，是SOC不可或缺的“心臟”，微處理器的性能直接影響著整個SOC的性能。　　與國際先進(jìn)技術(shù)相比，我國在這一領(lǐng)域的研究和開發(fā)工作還相當(dāng)落后，這直接影響到我國信息產(chǎn)業(yè)的發(fā)展。本著趕超國外先進(jìn)技術(shù)，填補我國在該領(lǐng)域的空白以擺脫受制于國外的目的，我國很多科研單位和公司進(jìn)行了自己的努力和嘗試。經(jīng)過幾年的探索，已經(jīng)有多種自主知識產(chǎn)權(quán)的處理器芯片完成了設(shè)計驗證并逐漸進(jìn)入市場化階段。我國已結(jié)束無“芯”的歷史，并向設(shè)計出更高性能處理器的目標(biāo)邁進(jìn)。　　艾科創(chuàng)新微電子公司的VEGA處理器，是公司憑借自己的技術(shù)力量和科研水平設(shè)計出的一款64位高性能RSIC微處理器。該處理器基于MIPSISA構(gòu)架，采用五級流水線的設(shè)計，并且使用了高性能處理器所廣泛采用的虛擬內(nèi)存管理技術(shù)。設(shè)計過程中采用自上而下的方法，根據(jù)其功能將其劃分為取指、譯碼、算術(shù)邏輯運算、內(nèi)存管理、流水線控制和cache控制等幾個功能塊，使得我們在設(shè)計中能夠按照其功能和時序要求進(jìn)行。　　本文的首先介紹了MIPS微處理器的特點，通過對MIPS指令集和其五級流水線結(jié)構(gòu)的介紹使得對VEGA的設(shè)計有了一個直觀的認(rèn)識。在此基礎(chǔ)上提出了VEGA的結(jié)構(gòu)劃分以及主要模塊的功能。作為采用虛擬內(nèi)存管理技術(shù)的處理器，文章的主要部分介紹了VEGA的虛擬內(nèi)存管理技術(shù)，將VEGA的內(nèi)存管理單元(MMU)尤其是內(nèi)部兩個翻譯后援緩沖(TLB)的設(shè)計作為重點給出了流水線處理器設(shè)計的方法。結(jié)束總體設(shè)計并完成仿真后，并不能代表設(shè)計的正確性，它還需要我們在實際的硬件平臺上進(jìn)行驗證。作為論文的又一重點內(nèi)容，介紹了我們在VEGA驗證過程中使用到的FPGA的主要配置單元，F(xiàn)PGA的設(shè)計流程。VEGA的FPGA平臺是一完整的計算機系統(tǒng)，我們利用在線調(diào)試軟件XilinxChipscope對其進(jìn)行了在線調(diào)試，修正其錯誤。　　經(jīng)過模塊設(shè)計到最后的FPGA驗證，VEGA完成了其邏輯設(shè)計，經(jīng)過綜合和布局布線等后端流程，VEGA采用0.18工藝流片后達(dá)到120MHz的工作頻率，可在其平臺上運行Windows-CE和Linux嵌入式操作系統(tǒng)，達(dá)到了預(yù)計的設(shè)計要求。　　

標(biāo)簽： MIPS FPGA 微處理器模塊設(shè)計

上傳時間： 2013-07-07

上傳用戶：標(biāo)點符號
ARM嵌入式系統(tǒng)開發(fā)-軟件設(shè)計與優(yōu)化

·本書從軟件設(shè)計的角度，全面、系統(tǒng)地介紹了ARM處理器的基本體系結(jié)構(gòu)和軟件設(shè)計與優(yōu)化方法。內(nèi)容包括：ARM處理器基礎(chǔ)；ARM/Thumb指令集；C語言與匯編語言程序的設(shè)計與優(yōu)化；基本運算、操作的優(yōu)化；基于ARM的DSP；異常與中斷處理；固件與嵌入式OS；cache與存儲器管理；ARMv6體系結(jié)構(gòu)的特點等。全書內(nèi)容完整，針對各種不同的ARM內(nèi)核系統(tǒng)結(jié)構(gòu)都有詳盡論述，并有大量的例子和源代碼。附錄給出了完

標(biāo)簽： ARM 嵌入式系統(tǒng)開發(fā) 軟件設(shè)計

上傳時間： 2013-04-24

上傳用戶：763274289

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