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Xilinx ISE&EDK 8.2平臺的快速點餐系統設計
標簽： Xilinx ISE EDK 8.2
上傳時間： 2017-02-21
上傳用戶：nanfeicui
Xilinx ISE&EDK 8.2平臺的嵌入式MiNiVOS服務器
標簽： MiNiVOS Xilinx ISE EDK
上傳用戶：cjf0304
Xilinx ISE&EDK 8.2平臺的人臉檢測系統設計
上傳用戶：410805624
xilinx的開發板的原理圖和PCB圖,很有參考價值
標簽： xilinx PCB 開發板 原理圖
上傳用戶：lanhuaying
采用FPGA實現色彩空間轉換R’G’B’ to Y’CbCr的VHDL和verilog源代碼,支持xilinx的各種器件.
標簽： verilog xilinx FPGA CbCr
上傳時間： 2013-12-12
上傳用戶：lps11188
cic_compiler_ds613 xilinx technology documents
標簽： cic_compiler_ds technology documents xilinx
上傳時間： 2013-12-25
上傳用戶：lhc9102
夏宇聞8位RISC_CPU的完整代碼+TESTBENCH（已調試） modelsim工程文件，包括書中所測試的三個程序和相關數據，絕對可用~所有信號名均遵從原書。在論壇中沒有找到testbench的，只有一個mcu的代碼，但很多和書中的是不一樣的，自己改了下下~`````大家多多支持啊~`我覺得書中也還是有些不盡如人意的地方，如clk_gen.v中clk2,clk4是沒有用的，assign clk1=~clk再用clk1的negedge clk1來觸發各個module也是不太好的，會使時序惡化，綜合時很可能會setup vio的，所以覺得直接用clk的上升沿來觸發各個module比較好
標簽： TESTBENCH RISC_CPU modelsim 8位
上傳時間： 2014-01-08
上傳用戶：ippler8
XILINX memory interface generator. XILINX的外部存儲器接口。
標簽： XILINX interface generator memory
上傳時間： 2017-03-05
上傳用戶：ynzfm
last cordic for immplemantaion of cordic with vhdl language it has testbench
標簽： cordic immplemantaion testbench language
上傳時間： 2017-03-06
上傳用戶：han_zh
基于xilinx vierex5得pci express dma設計實現。
標簽： vierex5 express xilinx pci
上傳時間： 2014-12-20
上傳用戶：chfanjiang
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