循環(huán)冗余碼(cRc)是種常用的檢測(cè)錯(cuò)誤碼，廣泛應(yīng)用十測(cè)控I耍通信領(lǐng)域。文中介紺基于Tt54x系列DsP的cR【：軟件實(shí)上見力法。
上傳時(shí)間： 2013-11-06
上傳用戶：tom_man2008
介紹了包裝機(jī)的工作原理及以DSP為處理器的自動(dòng)包裝機(jī)控制系統(tǒng)，采用統(tǒng)一建模語(yǔ)言UML建立系統(tǒng)用例圖，并根據(jù)對(duì)用例圖的分析建立系統(tǒng)狀態(tài)模型。通過編程測(cè)試，驗(yàn)證了本系統(tǒng)不僅滿足了用戶需求而且具有較高的可靠性和可維護(hù)性。
標(biāo)簽： DSP 自動(dòng) 包裝機(jī) 控制系統(tǒng)
上傳時(shí)間： 2013-11-04
上傳用戶：wmwai1314
TI公司的手提超聲系統(tǒng)DSP解決方案重量大約10磅或不到10磅,可以在沒有電池的情況下工作. 手提超聲系統(tǒng)廣泛應(yīng)用于ICU病房,急診室, 麻醉和戰(zhàn)場(chǎng). 手提超聲系統(tǒng)采用DSP和SoC來(lái)處理電傳感器(如照相機(jī),變換器,麥克風(fēng)等)所產(chǎn)品生的數(shù)字化電信號(hào),一個(gè)診斷超聲圖像系統(tǒng)產(chǎn)生和發(fā)送超聲波,捕捉反射波并轉(zhuǎn)換成可視的圖像.接收到的反射波的信號(hào)處理包內(nèi)插,抽取,數(shù)據(jù)濾波和重建.可編程的DSP和SoC能實(shí)時(shí)實(shí)現(xiàn)這些復(fù)雜的數(shù)學(xué)運(yùn)算.
標(biāo)簽： DSP 超聲系統(tǒng) 方案
上傳時(shí)間： 2013-11-25
上傳用戶：raron1989
為提高聚光光伏發(fā)電的太陽(yáng)能利用率，提出了一種環(huán)形軌道式光伏發(fā)電雙軸跟蹤系統(tǒng)的設(shè)計(jì)方案。系統(tǒng)采用DSP控制伺服電機(jī)的方法，利用空間電壓矢量脈寬調(diào)制(SVPWM)技術(shù)，形成了閉環(huán)的位置伺服控制。通過MATLAB／SIMULINK進(jìn)行了速度環(huán)仿真，結(jié)果表明該系統(tǒng)運(yùn)行穩(wěn)定，具有較好的靜態(tài)和動(dòng)態(tài)特性。
標(biāo)簽： DSP 聚光光伏 發(fā)電 自動(dòng)跟蹤系統(tǒng)
上傳時(shí)間： 2013-10-10
上傳用戶：Vici
本文介紹了一種基于DSP TMS320F2812和CPLD EPM7128SQC100的液晶模塊的設(shè)計(jì)與實(shí) 現(xiàn)方法。將CPLD作為DSP與液晶模塊之間連接的橋梁，解決了快速處理器DSP與慢速外設(shè)液晶模塊的匹配問題，給出了硬件接口電路以及相關(guān)的程序設(shè)計(jì)，并在實(shí)際應(yīng)用系統(tǒng)中成功運(yùn)行。
上傳時(shí)間： 2014-12-28
上傳用戶：xinhaoshan2016
DSP仿真器原理圖(USB2.0)
上傳時(shí)間： 2013-10-10
上傳用戶：電子世界
本文探討如何透過USB來(lái)設(shè)定各種采用FPGA的系統(tǒng)與實(shí)現(xiàn)現(xiàn)場(chǎng)升級(jí)的彈性。這種方法還可用來(lái)取代熱門的JTAG組態(tài)介面，讓用戶不再需要用到機(jī)板上分立的JTAG連結(jié)器，就能降低成本并減少占用電路板的空間。
上傳時(shí)間： 2014-06-11
上傳用戶：liu999666
win7 altera usb blaster驅(qū)動(dòng)
標(biāo)簽： blaster altera win7 usb
上傳時(shí)間： 2014-01-22
上傳用戶：kachleen
電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測(cè)試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號(hào)處理（DSP）設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司（BDTI）驗(yàn)證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發(fā)套件上簡(jiǎn)單方便的高效實(shí)現(xiàn)Altera浮點(diǎn)DSP設(shè)計(jì)流程，同時(shí)驗(yàn)證了要求較高的浮點(diǎn)DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點(diǎn)DSP分析報(bào)告。 Altera的浮點(diǎn)DSP設(shè)計(jì)流程經(jīng)過規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計(jì)更改，其工作環(huán)境包括來(lái)自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級(jí)模塊庫(kù)，支持FPGA設(shè)計(jì)人員比傳統(tǒng)HDL設(shè)計(jì)更迅速的實(shí)現(xiàn)并驗(yàn)證復(fù)數(shù)浮點(diǎn)算法。這一設(shè)計(jì)流程非常適合設(shè)計(jì)人員在應(yīng)用中采用高性能 DSP，這些應(yīng)用包括，雷達(dá)、無(wú)線基站、工業(yè)自動(dòng)化、儀表和醫(yī)療圖像等。
上傳時(shí)間： 2014-12-28
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本文是基于Arria V和Cyclone V精度可調(diào)DSP模塊的高性能DSP應(yīng)用與實(shí)現(xiàn)（英文資料）
標(biāo)簽： DSP Cyclone Arria 精度可調(diào)
上傳時(shí)間： 2014-12-28
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