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用VHDl設(shè)計UART的文章，使用QuartusII平臺
標(biāo)簽： VHDl UART
上傳時間： 2013-08-24
上傳用戶：sc965382896
vc++與vhdl代碼,cpld接受pc串口指令,輸出pwm信號控制伺服電機(jī).雙通道,各128級.使用了擴(kuò)展ascii碼
標(biāo)簽： vhdl vc 代碼
上傳時間： 2013-08-26
上傳用戶：851197153
深圳優(yōu)龍公司PXA270的cpld的vhdl邏輯代碼，
標(biāo)簽： cpld vhdl PXA 270
上傳用戶：松毓336
本文詳細(xì)分析了COOLRUNNER系列CPLD的結(jié)構(gòu),特點(diǎn)及功能,使用VHDL語言實現(xiàn)數(shù)字邏輯,實現(xiàn)了水下沖擊波記錄儀電路的數(shù)字電路部分.
標(biāo)簽： COOLRUNNER CPLD
上傳用戶：亞亞娟娟123
多個Verilog和vhdl程序例子，可以作為初學(xué)者參考實例，按照電路結(jié)構(gòu)寫出HDL代碼
標(biāo)簽： Verilog vhdl 程序
上傳用戶：athjac
altera fpga 基于vhdl,實現(xiàn)vga的同步block.
標(biāo)簽： altera block fpga vhdl
上傳用戶：hn891122
FPGA輸出數(shù)據(jù)的時頻域分析GUI界面，\r\n可觀察信號的時域頻域波形，星座圖眼圖等特性
標(biāo)簽： FPGA GUI 輸出數(shù)據(jù) 頻域分析
上傳時間： 2013-08-27
上傳用戶：ommshaggar
基于VHDL語言 智力搶答器的設(shè)計 本人的課程設(shè)計
標(biāo)簽： VHDL 語言 搶答器
上傳用戶：CHINA526
用vhdl實現(xiàn)的除法器
標(biāo)簽： vhdl 除法器
上傳時間： 2013-08-28
上傳用戶：wd450412225
fpga的靜態(tài)分析，很不錯，只是我自己也沒有弄的十分明白
標(biāo)簽： fpga 分
上傳用戶：zhangyi99104144
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