性感女国产在线,中文字幕在线观看,国产免费不卡

VHDL語(yǔ)言

6進(jìn)制計(jì)數(shù)器VHDL程序

6進(jìn)制計(jì)數(shù)器VHDL程序 --文件名：counter6.vhd。 --功能：6進(jìn)制計(jì)數(shù)器，有進(jìn)位C

標(biāo)簽： VHDL 進(jìn)制計(jì)數(shù)器程序

上傳時(shí)間： 2013-04-24

上傳用戶：蠢蠢66
10進(jìn)制計(jì)數(shù)器VHDL程序

10進(jìn)制計(jì)數(shù)器VHDL程序 --文件名：counter10.vhd。 --功能：10進(jìn)制計(jì)數(shù)器，有進(jìn)位C

標(biāo)簽： VHDL 進(jìn)制計(jì)數(shù)器程序

上傳時(shí)間： 2013-07-18

上傳用戶：2525775
24進(jìn)制計(jì)數(shù)器VHDL程序

24進(jìn)制計(jì)數(shù)器VHDL程序 --文件名：counter24.vhd。 --功能：24進(jìn)制計(jì)數(shù)器。

標(biāo)簽： VHDL 進(jìn)制計(jì)數(shù)器程序

上傳時(shí)間： 2013-05-19

上傳用戶：shizhanincc
用VHDL語(yǔ)言實(shí)現(xiàn)的基于FPGA的交換機(jī)設(shè)計(jì)

用VHDL語(yǔ)言實(shí)現(xiàn)的基于FPGA的交換機(jī)設(shè)計(jì)

標(biāo)簽： VHDL FPGA 語(yǔ)言交換機(jī)

上傳時(shí)間： 2013-04-24

上傳用戶：歸海惜雪
異步通信起始位正確檢測(cè)的VHDL實(shí)現(xiàn)

異步通信起始位正確檢測(cè)的VHDL實(shí)現(xiàn)，圖式基本格式，詳解設(shè)計(jì)過(guò)程。

標(biāo)簽： VHDL 異步通信正檢測(cè)

上傳時(shí)間： 2013-06-06

上傳用戶：moerwang
本文介紹了如何用VHDL進(jìn)行DDS的設(shè)計(jì)

本文介紹了如何用VHDL進(jìn)行DDS的設(shè)計(jì)，其中關(guān)鍵的相位累加器，正弦信號(hào)發(fā)生器等用VHDL描述

標(biāo)簽： VHDL DDS

上傳時(shí)間： 2013-08-05

上傳用戶：新手無(wú)憂
FPGA64的VHDL源代碼

VHDL source codes of the FPGA64, a fpga implementation of the C64 computer. Version for the c-one fpga board.

標(biāo)簽： FPGA VHDL 64 源代碼

上傳時(shí)間： 2013-08-05

上傳用戶：wwwe
基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)11利用VHDL 硬件描述語(yǔ)言設(shè)計(jì)

基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)11利用VHDL 硬件描述語(yǔ)言設(shè)計(jì),并在EDA(電子設(shè)計(jì)自動(dòng)化) 工具的幫助下,用大規(guī)模可編程邏輯器件(FPGA/ CPLD) 實(shí)現(xiàn)數(shù)字頻率計(jì)的設(shè)計(jì)原理及相關(guān)程序

標(biāo)簽： FPGA VHDL 數(shù)字頻率計(jì) 硬件描述語(yǔ)言

上傳時(shí)間： 2013-08-06

上傳用戶：taozhihua1314
使用VHDL語(yǔ)言編寫的A/D轉(zhuǎn)換程序

使用VHDL語(yǔ)言編寫的A/D轉(zhuǎn)換程序，可在FPGA平臺(tái)使用

標(biāo)簽： VHDL 語(yǔ)言編寫程序

上傳時(shí)間： 2013-08-06

上傳用戶：杏簾在望
pld/fpga,vhdl/verilog的相關(guān)學(xué)習(xí)資料

可編程邏輯器件 pld/fpga,vhdl/verilog的相關(guān)學(xué)習(xí)資料，設(shè)計(jì)技巧，抓緊免費(fèi)下載。

標(biāo)簽： verilog fpga vhdl pld

上傳時(shí)間： 2013-08-06

上傳用戶：李彥東