通過VHDL語言編寫的計數(shù)器程序,可以在一嗎器顯示管上分段顯示小時,分,秒,并且可以分別清零
標簽： VHDL 分 語言 編寫
上傳時間： 2013-12-16
上傳用戶：s363994250
VHDL實現(xiàn)Turbo 希望對大家有用！ 呵呵 謝謝啊
標簽： Turbo VHDL 家
上傳時間： 2015-06-20
上傳用戶：haoxiyizhong
上傳一些VHDL的例題源程序，希望對大家有所幫助
標簽： VHDL 源程序
上傳時間： 2014-02-09
上傳用戶：遠遠ssad
VHDL電子搶答器的實現(xiàn)。有多個文件，主控件是用圖行實現(xiàn)。其余各功能模塊用VHDL實現(xiàn)
標簽： VHDL 電子搶答器
上傳時間： 2013-12-09
上傳用戶：蠢蠢66
用于實現(xiàn)兩個數(shù)相加的vhdl代碼，在相應(yīng)的編譯器中使用
標簽： vhdl 代碼
上傳時間： 2015-06-21
上傳用戶：hn891122
一些vhdl的簡單例子。直接解壓，不用密碼。
標簽： vhdl 解壓
上傳用戶：star_in_rain
VHDL編寫的八位9值信號的中值輸出方法，特點是不采用流水或狀態(tài)機設(shè)計，因此速度較快
標簽： VHDL 編寫 信號 輸出
上傳時間： 2014-01-23
上傳用戶：hzy5825468
四位全家器的VHDL語言模塊，已經(jīng)在ISE8.1上經(jīng)過測試通過
標簽： VHDL 家 語言 模塊
上傳用戶：lwwhust
介紹了vhdl語言的知識,包括元件,加法器,計數(shù)器等的編程
標簽： vhdl 語言 元件 加法器
上傳時間： 2014-01-12
上傳用戶：qazxsw
FPGA/CPLD應(yīng)用,uart通訊VHDL原碼.
標簽： FPGA CPLD uart VHDL
上傳時間： 2015-06-23
上傳用戶：ve3344
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