vhdl數字時鐘設計 目的，原理仿真 源程序
標簽： vhdl 數字 時鐘設計
上傳時間： 2013-12-30
上傳用戶：極客
拿verilog和vhdl編寫的串口通信代碼(可綜合)
標簽： verilog vhdl 編寫 串口通信
上傳時間： 2015-08-22
上傳用戶：bcjtao
這是用VHDL 語言編寫的參數可以直接設置的2n倍時鐘分頻器，在運用時，不需要閱讀VHDL源代碼，只需要把clk_div2n.vhd加入當前工程便可以直接調用clk_div2n.bsf。
標簽： VHDL 語言 編寫 參數
上傳時間： 2015-08-23
上傳用戶：xinyuzhiqiwuwu
VHDL源代碼.設計一個帶有異步清0功能的十進制計數器。計數器時鐘clk上升沿有效，清零端為clrn,進位輸出為co。
標簽： VHDL clk 源代碼 十進制計數器
上傳時間： 2014-11-21
上傳用戶：xc216
VHDL源代碼.設計一個模為4的計數器，并在實驗箱上用七段數碼管顯示結果
標簽： VHDL 源代碼 模 計數器
上傳時間： 2013-12-25
上傳用戶：zxc23456789
本文件是實現任意整數分頻的VHDL代碼,愿與大家分享!
標簽： VHDL 整數 分頻 代碼
上傳用戶：ainimao
用VHDL設計了一種2DPSK信號產生器，測試和實際應用表明其性能穩定可靠。
標簽： 2DPSK VHDL 信號產生器
上傳用戶：水中浮云
FPGA Express VHDL Reference Manual,對學習VHDL的人來說很好
標簽： VHDL Reference Express Manual
上傳時間： 2013-12-26
上傳用戶：miaochun888
16b20b編解碼VHDL代碼.
標簽： 16b20b VHDL 編解碼 代碼
上傳用戶：libinxny
SPI BUS VHDL實現
標簽： VHDL SPI BUS
上傳時間： 2014-11-30
上傳用戶：凌云御清風
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