VHDL源代碼.設計一個帶有異步清0功能的十進制計數器。計數器時鐘clk上升沿有效,清零端為clrn,進位輸出為co。
資源簡介:VHDL源代碼.設計一個帶有異步清0功能的十進制計數器。計數器時鐘clk上升沿有效,清零端為clrn,進位輸出為co。
上傳時間: 2014-11-21
上傳用戶:xc216
資源簡介:用VHDL語言編的帶有異步清零功能的十進制計數器
上傳時間: 2015-08-25
上傳用戶:lhc9102
資源簡介:VHDL源代碼.設計一個模為4的計數器,并在實驗箱上用七段數碼管顯示結果
上傳時間: 2013-12-25
上傳用戶:zxc23456789
資源簡介:我自己寫的帶有異步清零端的8位可預置移位寄存器
上傳時間: 2015-08-12
上傳用戶:鳳臨西北
資源簡介:一個具有讀寫Excel功能的小程序。它使用的是get sheets()的方法來獲取每張sheet表的內容。
上傳時間: 2013-12-15
上傳用戶:xhz1993
資源簡介:基于fpga和sopc的用VHDL語言編寫的EDA含異步清0和同步時鐘使能的加法計數器
上傳時間: 2014-01-17
上傳用戶:lhw888
資源簡介:一個非常好的電機轉速控制器VHDL源代碼設計
上傳時間: 2016-07-13
上傳用戶:VRMMO
資源簡介:一個可實現多倍(次)分頻器VHDL源代碼設計
上傳時間: 2014-01-27
上傳用戶:2467478207
資源簡介:/*數字三角形問題 問題描述: 給定一個由n行數字組成的數字三角形如下圖所示。試設計一個算法,計算出從三角形的頂至底的一條路徑,使該路徑經過的數字總和最大。 7 3 8 8 1 0 2 7 4 4 4 5 2 6 5 編程任務: 對于給定的由n行數字組成的數字三角形,編程計算從三...
上傳時間: 2013-12-16
上傳用戶:ccclll
資源簡介:這是一個數字密碼鎖的VHDL源代碼 花了很多時間才弄來的
上傳時間: 2015-09-14
上傳用戶:jqy_china
資源簡介:用C語言設計一個有 N個進程并行的優先級調度程序的源代碼
上傳時間: 2015-10-11
上傳用戶:dapangxie
資源簡介:一個用VC++6.0編的光學小程序源代碼。已知玻璃折射率,透鏡厚度,兩邊曲率,用來計算單透鏡的主平面的像方焦點。
上傳時間: 2016-02-29
上傳用戶:cx111111
資源簡介:偽隨機序列發生器的VHDL算法 設計一個偽隨機序列發生器,采用的生成多項式為1+X^3+X^7。要求具有一個RESET端和兩個控制端來調整寄存器初值(程序中設定好四種非零初值可選)。
上傳時間: 2016-05-09
上傳用戶:wxhwjf
資源簡介:采用VHDL語言設計一個4通道的數據采集控制模塊。系統的功能描述如下: 1.系統主時鐘為100 MHz。 2.數據為16位-數據線上連續2次00FF后數據傳輸開始。 3.系統內部總線寬度為8位。 4.共有4個通道(ch1、ch2、ch3、ch4),每個通道配備100 Bytes的RAM,當存滿...
上傳時間: 2013-12-25
上傳用戶:zycidjl
資源簡介:偽隨機序列發生器的VHDL算法 設計一個偽隨機序列發生器,采用的生成多項式為1+X^3+X^7。要求具有一個RESET端和兩個控制端來調整寄存器初值(程序中設定好四種非零初值可選)
上傳時間: 2014-12-03
上傳用戶:小寶愛考拉
資源簡介:FPGA驅動LED顯示:運用硬件描述語言(如VHDL)設計一個顯示譯碼驅動器,即將要顯示的字符譯成8段碼。由于FPGA有相當多的引腳端資源,如果顯示的位數N較少,可以直接使用靜態顯示方式,即將每一個數碼管都分別連接到不同的8個引腳線上,共需要8×N條引腳線控制.
上傳時間: 2013-12-08
上傳用戶:bibirnovis
資源簡介:利用VHDL語言設計一個電子時鐘,包含相應的設計子程序及仿真結果
上傳時間: 2017-09-04
上傳用戶:wanqunsheng
資源簡介:采用VHDL語言設計一個4通道的數據采集控制模塊.
上傳時間: 2022-04-25
上傳用戶:
資源簡介:設計一個具有特定功能的數字電子鐘。準確計時,以數字形式顯示h、min、s 的時間。小時的計時要求為二十四進位,分和秒的計時要求為六十進位。 該電子鐘上電或按鍵復位后能自動顯示系統提示00-00-00,進入時鐘準備狀態;第一次按電子鐘功能鍵,電子鐘從0時0分...
上傳時間: 2017-02-04
上傳用戶:1966640071
資源簡介:本文是設計一個基于凌陽61A單片機的語音報時系統,利用凌陽61A板這樣一種本身就帶有語音識別和播放功能的單片機來進行時間的播報。把凌陽61A板單片機的語音播報功能加入到設計中,通過對它的運用來了解一個帶語音的系統應如何設計。在語音報時系統的設計中,...
上傳時間: 2017-08-19
上傳用戶:ippler8
資源簡介:介紹了應用VHDL技術設計嵌入式全數字鎖相環路的方法,詳細敘述了其工作原理和設計思想,并用可編程邏輯器件FPGA實現。
上傳時間: 2013-08-11
上傳用戶:yare
資源簡介:一個基于VC++6.0簡單的orcale數據的提取的程序
上傳時間: 2013-12-01
上傳用戶:lo25643
資源簡介:不錯的課件陳述設計一個匯編程序。實現下列功能1.實現加、減、乘、除以及取余的計算程序。2.接受由鍵盤輸入的十進制數。3.計算結果以十進制數輸出。
上傳時間: 2014-06-13
上傳用戶:aix008
資源簡介:這是一個用VC++6.0寫的圖書管理系統
上傳時間: 2013-12-17
上傳用戶:jyycc
資源簡介:設計一個可容納四組參賽的數字式搶答器,每組設一個按鈕供搶答使用。搶答器具有第一信號鑒別和鎖存功能,使除第一搶答者外的按鈕不起作用;設置一個主持人“復位”按鈕,主持人復位后,開始搶答,第一信號鑒別鎖存電路得到信號后,用指示燈顯示搶答組別,揚聲...
上傳時間: 2015-05-16
上傳用戶:cursor
資源簡介:一個帶有背景卷動效果的精靈跑步Applet動畫
上傳時間: 2014-02-09
上傳用戶:1966640071
資源簡介:VC源代碼啊 一個取得msn所有用戶列表的例子
上傳時間: 2013-12-02
上傳用戶:com1com2
資源簡介:(1)設計一個直接型二階低通數字濾波器。 (2)在DSP TMS320C5402上實現IIR濾波。 (3)對IIR濾波器各項指標進行評價
上傳時間: 2013-12-22
上傳用戶:維子哥哥
資源簡介:采用復雜數據結構從文件中生成一個帶有拼音和詞性信息的詞典,用perl語言實現
上傳時間: 2013-12-10
上傳用戶:jennyzai
資源簡介:一個用VC++6.0編寫的隨機數生成器,與常規的算法比較有了改進。
上傳時間: 2015-09-28
上傳用戶:13160677563