·VHDL 程序設(shè)計
標(biāo)簽： VHDL nbsp 程序設(shè)計
上傳時間： 2013-04-24
上傳用戶：c12228
基于VHDL波形信號發(fā)生器,含有quartus工程文件。可以直接運(yùn)行。
標(biāo)簽： VHDL 波形 信號發(fā)生器
上傳用戶：jeffery
6進(jìn)制計數(shù)器VHDL程序 --文件名：counter6.vhd。 --功能：6進(jìn)制計數(shù)器，有進(jìn)位C
標(biāo)簽： VHDL 進(jìn)制計數(shù)器 程序
上傳用戶：蠢蠢66
10進(jìn)制計數(shù)器VHDL程序 --文件名：counter10.vhd。 --功能：10進(jìn)制計數(shù)器，有進(jìn)位C
上傳時間： 2013-07-18
上傳用戶：2525775
24進(jìn)制計數(shù)器VHDL程序 --文件名：counter24.vhd。 --功能：24進(jìn)制計數(shù)器。
上傳時間： 2013-05-19
上傳用戶：shizhanincc
用VHDL語言實(shí)現(xiàn)的基于FPGA的交換機(jī)設(shè)計
標(biāo)簽： VHDL FPGA 語言 交換機(jī)
上傳用戶：歸海惜雪
異步通信起始位正確檢測的VHDL實(shí)現(xiàn)，圖式基本格式，詳解設(shè)計過程。
標(biāo)簽： VHDL 異步通信 正 檢測
上傳時間： 2013-06-06
上傳用戶：moerwang
本文介紹了如何用VHDL進(jìn)行DDS的設(shè)計，其中關(guān)鍵的相位累加器，正弦信號發(fā)生器等用VHDL描述
標(biāo)簽： VHDL DDS
上傳時間： 2013-08-05
上傳用戶：新手無憂
VHDL source codes of the FPGA64, a fpga implementation of the C64 computer. Version for the c-one fpga board.
標(biāo)簽： FPGA VHDL 64 源代碼
上傳用戶：wwwe
基于FPGA的數(shù)字頻率計的設(shè)計11利用VHDL 硬件描述語言設(shè)計,并在EDA(電子設(shè)計自動化) 工具的幫助下,用大規(guī)模可編程邏輯器件(FPGA/ CPLD) 實(shí)現(xiàn)數(shù)字頻率計的設(shè)計原理及相關(guān)程序
標(biāo)簽： FPGA VHDL 數(shù)字頻率計 硬件描述語言
上傳時間： 2013-08-06
上傳用戶：taozhihua1314
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