在SystemVeri log更強(qiáng)調(diào)了利用隨機(jī)化激勵函數(shù)以提高驗(yàn)證代碼的效率和驗(yàn)證可靠性的重要性。本文以VMM庫為例，闡述了如何在SystemVeri 1og中使用隨機(jī)化函數(shù)來編寫高效率的測試代碼，重點(diǎn)介紹了可重驗(yàn)證函數(shù)庫的使用方法，以幫助讀者理解如何使用SystemVeri1og高效率地完成復(fù)雜的設(shè)計(jì)驗(yàn)證。
標(biāo)簽：
Verilog
System
隨機(jī)
激勵
上傳時(shí)間：
2013-11-06
上傳用戶：偷心的海盜
