一種流水線CPU的verilog源代碼，里面有各個(gè)模塊的源代碼，希望對(duì)大家有幫助
標(biāo)簽： Verilog CPU 流水線
上傳時(shí)間： 2013-07-14
上傳用戶：xymbian
夏宇聞-Verilog經(jīng)典教程,介紹簡(jiǎn)單而實(shí)用，設(shè)計(jì)人員使用方便。
標(biāo)簽： Verilog 教程
上傳時(shí)間： 2013-07-13
上傳用戶：tedo811
verilog代碼集錦，有需要的看看，對(duì)初學(xué)者很有價(jià)值的
標(biāo)簽： verilog 代碼 集錦
上傳時(shí)間： 2013-04-24
上傳用戶：afeiafei309
這是曼徹斯特編碼的Verilog部分的源代碼程序，希望能夠?qū)Υ蠹矣兴鶐椭丁?/p>
標(biāo)簽： Verilog zip 曼徹斯特 代碼
上傳時(shí)間： 2013-06-01
上傳用戶：leixinzhuo
幾個(gè)較基礎(chǔ)和實(shí)用的Verilog代碼，適于初學(xué)者使用
標(biāo)簽： verilog 代碼
上傳用戶：Amygdala
用Verilog實(shí)現(xiàn)的以太網(wǎng)接口!!!!!!!!!!!!!!!!!!
標(biāo)簽： Verilog 以太網(wǎng)接口
上傳用戶：LSPSL
I2C控制的VERILOG原碼。從國(guó)外網(wǎng)站搞來的，比較實(shí)用。
標(biāo)簽： verilog i2c
上傳用戶：aappkkee
采用 Verilog HDL 語(yǔ)言在Altera 公司的FPGA 芯片上實(shí)現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計(jì),以及在與其它各種數(shù)字邏輯設(shè)計(jì)方法的比較下,顯示出使用Verilog
標(biāo)簽： Verilog FPGA HDL 語(yǔ)言
上傳時(shí)間： 2013-07-06
上傳用戶：也一樣請(qǐng)求
詳細(xì)介紹verilog的編程，從初級(jí)道高級(jí)的進(jìn)階，也可日后作為工具書進(jìn)行查詢
標(biāo)簽： verilog 教程
上傳用戶：a673761058
Verilog HDL程序設(shè)計(jì)教程,一本實(shí)用的教程，值得一看。
標(biāo)簽： Verilog HDL 程序設(shè)計(jì) 教程
上傳時(shí)間： 2013-05-26
上傳用戶：cy_ewhat
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