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Verilog-RISC

用最少的CPLD資源,用Verilog在QuartusII7.1上實(shí)現(xiàn)的1280分頻.

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VHDL/Verilog FSM的優(yōu)化寫法

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可綜合Verilog風(fēng)格,英文版,50頁.初學(xué)必讀.

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基本VERILOG模塊

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符合8051協(xié)議規(guī)范的UART的Verilog源代碼.該壓縮包是一個(gè)modelsim的工程.

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用verilog語言設(shè)計(jì)自動(dòng)售報(bào)機(jī),可以實(shí)現(xiàn)按鍵需求,幣值選擇.

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verilog設(shè)計(jì)正弦波波形模塊,可自己通過參數(shù)設(shè)置得到所需峰值的波形

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verilog設(shè)計(jì)鋸齒波波形模塊,可以仿真編譯,綜合,非常有價(jià)值!

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采用等精度測頻原理的頻率計(jì)的程序與仿真,用verilog語言實(shí)現(xiàn),可以仿真綜合得到所想時(shí)序!

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verilog語言實(shí)現(xiàn)方波模塊設(shè)計(jì),可以仿真綜合,可以得到理想的時(shí)序波形!

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