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VerilogHDl

音頻信號數(shù)字化光纖傳輸實(shí)驗(yàn)儀信道的設(shè)計與實(shí)現(xiàn)

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一種在FPGA上實(shí)現(xiàn)的FIR濾波器的資源優(yōu)化算法

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基于FPGA的CAN總線控制器

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在信息信號處理過程中

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UART_16550_VerilogHDl源程序

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對PCM編碼的多路復(fù)用與解復(fù)用程序

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介紹了積分梳狀濾波器(CIC)設(shè)計

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介紹了CORDIC數(shù)字計算機(jī)的設(shè)計

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介紹了carry_chain_adder

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介紹了除法器的設(shè)計

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