使用Xilinx ise工具中的ChipScope工具來查看轉化后的DO數據是否正確.
標簽： xilinx ise chipscope
上傳時間： 2022-04-27
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1 do文件簡介do文件是一次執行多條命令的腳本，通過do文件可以把多個操作步驟簡化成一條命令。2 do文件建立do文件建立方式較多，常用的建立方式有如下兩種：a）在ModelSim軟件中執行【File]->【New】->【Sourcel-【do1，會在ModelSim的MDI窗口中打開一個新的文件窗口，編輯完該do文件后執行【File]->【Save As.】即可保存成do文件：b）在Windows系統中新建一個記事本，在“另存為”的時候把后綴名改為.do也可以保存為do文件，可以以記事本的形式進行編輯，也可在ModelSim中打開進行編輯。3 do文件編寫步驟ModelSim仿真的一般步驟如下：a）創建一個工程和工程庫；b）加載設計文件，包括源文件和testbench文件：c）編譯源文件；d）運行仿真，并查看結果：e）進行工程調試。
標簽： do文件
上傳時間： 2022-06-26
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串口通訊大師源代碼，相互學習嘛，蠻不錯的rs232調試程序-Serial communication master source code and learn from each other do
標簽： serial_COM
上傳時間： 2013-07-06
上傳用戶：zhangjt
隨著信息技術的發展，系統級芯片SoC(System on a Chip)成為集成電路發展的主流。SoC技術以其成本低、功耗小、集成度高的優勢正廣泛地應用于嵌入式系統中。通過對8位增強型CPU內核的研究及其在FPGA(Field Programmable Gate Arrav)上的實現，對SoC設計作了初步研究。 在對Intel MCS-8051的匯編指令集進行了深入地分析的基礎上，按照至頂向下的模塊化的高層次設計流程，對8位CPU進行了頂層功能和結構的定義與劃分，并逐步細化了各個層次的模塊設計，建立了具有CPU及定時器，中斷，串行等外部接口的模型。 利用5種尋址方式完成了8位CPU的數據通路的設計規劃。利用有限狀態機及微程序的思想完成了控制通路的各個層次模塊的設計規劃。利用組合電路與時序電路相結合的思想完成了定時器，中斷以及串行接口的規劃。采用邊沿觸發使得一個機器周期對應一個時鐘周期，執行效率提高。使用硬件描述語言實現了各個模塊的設計。借助EDA工具ISE集成開發環境完成了各個模塊的編程、調試和面向FPGA的布局布線；在Synplify pro綜合工具中完成了綜合；使用Modelsim SE仿真工具對其進行了完整的功能仿真和時序仿真。 設計了一個通用的擴展接口控制器對原有的8位處理器進行擴展，加入高速DI，DO以及SPI接口，增強了8位處理器的功能，可以用于現有單片機進行升級和擴展。 本設計的CPU全面兼容MCS-51匯編指令集全部的111條指令，在時鐘頻率和指令的執行效率指標上均優于傳統的MCS-51內核。本設計以硬件描述語言代碼形式存在可與任何綜合庫、工藝庫以及FPGA結合開發出用戶需要的固核和硬核，可讀性好，易于擴展使用，易于升級，比較有實用價值。本設計通過FPGA驗證。
上傳時間： 2013-04-24
上傳用戶：jlyaccounts
·詳細說明：是H.264白皮書的代碼，用于視頻壓縮與解壓縮，有一定的利用價值。 文件列表: h.264標準文檔及jm .................\h.264-avc reference software decoder.doc .................\h.264-avc reference software encoder.do
上傳時間： 2013-07-08
上傳用戶：牛津鞋
1.運行IARID.EXE，獲取ID號 2.右鍵編輯"Do it.bat"，將其中ID改為IARID.EXE中獲取到的ID，注意0x后面5個字符中如果有小寫字母需要改為大寫,如0x02dt5需要改為0x02DT5； 3.保存該文件，運行后生成一個avrsn.txt文件，在該文件中查找"AVR"，對應的序列號及License即為安裝時所需注冊內容。
上傳時間： 2013-06-12
上傳用戶：laozhanshi111
One of the most misunderstood constructs in the Verilog language is the nonblockingassignment. Even very experienced Verilog designers do not fully understand how nonblockingassignments are scheduled in an IEEE compliant Verilog simulator and do not understand whenand why nonblocking assignments should be used. This paper details how Verilog blocking andnonblocking assignments are scheduled, gives important coding guidelines to infer correctsynthesizable logic and details coding styles to avoid Verilog simulation race conditions
上傳時間： 2013-10-17
上傳用戶：tb_6877751
Abstract: Most magnetic read head data sheets do not fully specify the frequency-dependent components andare often vague when specifying other key parameters. In some cases, the specifications of two very similarheads from two different manufacturers might be quite different in terms of parameters specified and omitted.The limitations in the data sheets make designing an optimum card reading system unnecessarily difficult andtime consuming. This document outlines a strategy to overcome the above shortcomings and offers guidelinesto overcome the noise issues.
上傳時間： 2013-11-13
上傳用戶：dysyase
Submission must be made within 10 days after the printhead upgrade.Failure to do so will void the 12-month warranty by TallyGenicom.
上傳時間： 2013-11-22
上傳用戶：DXM35
Abstract: Electrolytic capacitors are notorious for short lifetimes in high-temperature applications such asLED light bulbs. The careful selection of these devices with proper interpretation of their specifications isessential to ensure that they do not compromise the life of the end product. This application notediscusses this problem with electrolytic capacitors in LED light bulbs and provides an analysis that showshow it is possible to use electrolytics in such products.
上傳時間： 2013-11-17
上傳用戶：asdfasdfd
