使用xilinx公司的FPGA實(shí)現(xiàn)了七段碼的定時(shí)器時(shí)鐘程序
標(biāo)簽： xilinx FPGA 七段碼 定時(shí)器
上傳時(shí)間： 2015-05-26
上傳用戶：xjz632
Xilinx FPGA最小系統(tǒng)板設(shè)計(jì)
標(biāo)簽： Xilinx FPGA 最小系統(tǒng)板
上傳時(shí)間： 2015-05-28
上傳用戶：yuzsu
一組開(kāi)發(fā)基于XILINX FPGA開(kāi)發(fā)DSP算法的應(yīng)用資料，具有實(shí)用性，可操作性。（1）
標(biāo)簽： XILINX FPGA DSP 算法
上傳時(shí)間： 2013-11-27
上傳用戶：qoovoop
一組開(kāi)發(fā)基于XILINX FPGA開(kāi)發(fā)DSP算法的應(yīng)用資料，具有實(shí)用性，可操作性。（2）
上傳用戶：jiahao131
一組開(kāi)發(fā)基于XILINX FPGA開(kāi)發(fā)DSP算法的應(yīng)用資料，具有實(shí)用性，可操作性。（3）
上傳時(shí)間： 2013-12-08
上傳用戶：鳳臨西北
一組開(kāi)發(fā)基于XILINX FPGA開(kāi)發(fā)DSP算法的應(yīng)用資料，具有實(shí)用性，可操作性。（4）
上傳用戶：changeboy
一組開(kāi)發(fā)基于XILINX FPGA開(kāi)發(fā)DSP算法的應(yīng)用資料，具有實(shí)用性，可操作性。（5）
上傳時(shí)間： 2013-12-18
上傳用戶：sjyy1001
在Xilinx環(huán)境下編寫的vhdl程序，實(shí)現(xiàn)推箱子的游戲任務(wù)，界面很漂亮。
標(biāo)簽： Xilinx vhdl 環(huán)境 編寫
上傳時(shí)間： 2015-05-30
上傳用戶：lx9076
Xilinx的modelsim 仿真庫(kù)！里面有許多庫(kù)函數(shù)，對(duì)于ｖｌｏｇ或ｖｈｄｌ編程有很多好的源代碼可以剪切！
標(biāo)簽： modelsim Xilinx 仿真庫(kù) 庫(kù)函數(shù)
上傳時(shí)間： 2015-06-01
上傳用戶：黃華強(qiáng)
在xilinx的ise環(huán)境下用vhdl編寫的一個(gè)時(shí)鐘程序。
標(biāo)簽： xilinx vhdl ise 環(huán)境
上傳時(shí)間： 2015-06-06
上傳用戶：asddsd
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