關(guān)于xilinx的fpga設(shè)計(jì)，華為公司內(nèi)部資料，不是隨便可以看的到得。
上傳時(shí)間： 2017-09-19
上傳用戶：kytqcool
可編程邏輯器件相關(guān)專輯 96冊(cè) 1.77GFPGA／CPLD設(shè)計(jì)工具——Xilinx ISE使用詳解 378頁(yè) 71.7M.pdf
標(biāo)簽：
上傳時(shí)間： 2014-05-05
上傳用戶：時(shí)代將軍
Xilinx CoolRunner-XPLA3 FPGA，元器件庫(kù)
標(biāo)簽： CoolRunner-XPLA Xilinx FPGA 元件庫(kù)
上傳時(shí)間： 2019-01-03
上傳用戶：mingrw
電子書-FPGA與Matlab聯(lián)合實(shí)戰(zhàn)V1.0 127頁(yè)前言 作為網(wǎng)絡(luò)上第一個(gè)開源此技術(shù)，筆者迫不及待地想將此技術(shù)分享出來(lái)。筆者從 2011 年 接觸 FPGA 以來(lái)，從各個(gè)方面使用 FPGA，無(wú)論是控制、圖像視頻、IC 前端驗(yàn)證、仿真測(cè)試， 各個(gè)部分都有所觸及，2015 年第一次接觸到 FPGA 與 matlab 的硬件在環(huán)實(shí)時(shí)仿真，就對(duì)感 受到技術(shù)的強(qiáng)大，雖然這里面還有很到的問(wèn)題，但是作為最強(qiáng)大的仿真驗(yàn)證工具 Matlab 與 最強(qiáng)大的可編程器件的結(jié)合，做仿真測(cè)試很方便的，可直接通過(guò) matlab 產(chǎn)生測(cè)試信號(hào)或者 通過(guò) matlab 接收分析 FPGA 處理完成后的信號(hào)。 如今 FPGA 開發(fā)過(guò)程勢(shì)必要涉及到一個(gè)過(guò)程：驗(yàn)證仿真，驗(yàn)證很多情況下是在 Matlab 上進(jìn)行的，而仿真大部分初學(xué)者都是采用 Modelsim 仿真軟件進(jìn)行。比如設(shè)計(jì)一個(gè)信號(hào)濾波 模塊，驗(yàn)證該濾波模塊是在 Matlab 上進(jìn)行設(shè)計(jì)驗(yàn)證，得到該模塊的設(shè)計(jì)參數(shù)和設(shè)計(jì)結(jié)構(gòu)， 然后再轉(zhuǎn)換為 RTL 代碼，再用 Modelsim 軟件進(jìn)行仿真，這個(gè)過(guò)程涉及到采用 matlab 軟件產(chǎn) 生待測(cè)試的信號(hào)，輸入到 RTL 代碼中，然后在通過(guò) Modelsim 軟件進(jìn)行仿真得到處理后的信 號(hào)，再將該信號(hào)輸出到文件，最后通過(guò) Matlab 軟件分析處理后的
上傳時(shí)間： 2021-10-23
上傳用戶：
華為FPGA設(shè)計(jì)規(guī)范 VERILOG約束 編程規(guī)范時(shí)序分析等全套資料:FPGA技巧Xilinx.pdfHuaWei Verilog 約束.rarSynplify工具使用指南(華為文檔)[1].rar.rarVerilog HDL 華為入門教程.rarVerilog典型電路設(shè)計(jì) 華為.rar一種將異步時(shí)鐘域轉(zhuǎn)換成同步時(shí)鐘域的方法.pdf華為coding style.rar華為FPGA設(shè)計(jì)流程指南.doc華為FPGA設(shè)計(jì)規(guī)范.rar華為VHDL設(shè)計(jì)風(fēng)格和實(shí)現(xiàn).rar華為專利：一種快速無(wú)毛刺的時(shí)鐘倒換方法.rar華為專利：華為小數(shù)分頻.rar華為以太網(wǎng)時(shí)鐘同步技術(shù)_時(shí)鐘透?jìng)骷夹g(shù)白皮書.rar華為硬件工程師手冊(cè)目前最全版本.rar華為面經(jīng).doc華為面經(jīng).rar靜態(tài)時(shí)序分析與邏輯...pdf
上傳時(shí)間： 2021-11-05
上傳用戶：qdxqdxqdxqdx
資料共6.37G，Xilinx Z-turn Board zynq7020平臺(tái)，包括FPGA、SDK源碼，例程源碼，各種圖像處理，人工智能算法，原理圖，PCB，適合做項(xiàng)目移植、項(xiàng)目開發(fā)
標(biāo)簽： fpga xilinx zynq7020 開發(fā)板
上傳時(shí)間： 2021-12-20
上傳用戶：
資料共5G，Zynq 7020平臺(tái)，包括FPGA、SDK源碼，例程源碼，各種圖像處理，人工智能算法，原理圖，PCB，適合做項(xiàng)目移植、項(xiàng)目開發(fā)
標(biāo)簽： fpga xilinx zynq7020 開發(fā)板
上傳時(shí)間： 2021-12-20
上傳用戶：wangshoupeng199
該文檔為用matlab來(lái)實(shí)現(xiàn)fpga功能的設(shè)計(jì)總結(jié)文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
上傳時(shí)間： 2022-02-08
上傳用戶：
基于Xilinx-ISE-124的FPGA設(shè)計(jì)規(guī)程這是一份非常不錯(cuò)的資料，歡迎下載，希望對(duì)您有幫助！
標(biāo)簽： fpga
上傳時(shí)間： 2022-03-05
上傳用戶：XuVshu
Xilinx公司 FPGA開發(fā)實(shí)用教程 -800頁(yè)第1章 FPGA開發(fā)簡(jiǎn)介 更多.. 本章主要介紹FPGA的起源、發(fā)展歷史、芯片結(jié)構(gòu)、工作原理、開發(fā)流程以及Xilinx公司的主要可編程芯片，為讀 者提供FPGA系統(tǒng)設(shè)計(jì)的基礎(chǔ)知識(shí)。 第1節(jié) 可編程邏輯器件基礎(chǔ) 第3節(jié) 基于FPGA的開發(fā)流程 第2節(jié) FPGA芯片結(jié)構(gòu) 第4節(jié) Xilinx公司器件簡(jiǎn)介 第2章 Verilog HDL語(yǔ)言基礎(chǔ) 更多.. 本章主要介紹Verilog語(yǔ)言的基本語(yǔ)法和典型的應(yīng)用實(shí)例，關(guān)于VHDL和System C的使用可參考相關(guān)文獻(xiàn)，限于篇 幅，本書不對(duì)它們展開分析。 第1節(jié) Verilog HDL語(yǔ)言簡(jiǎn)介 第3節(jié) VerilogHDL語(yǔ)言的數(shù)據(jù)類型... 第5節(jié) Verilog代碼書寫規(guī)范 第6節(jié) Verilog常用程序示例2 第2節(jié) Verilog HDL基本程序結(jié)構(gòu) 第4節(jié) Verilog HDL語(yǔ)言的描述
標(biāo)簽： fpga
上傳時(shí)間： 2022-03-25
上傳用戶：20125101110
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
