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SiP封裝中的芯片堆疊工藝與可靠性研究

目前cPU+ Memory等系統(tǒng)集成的多芯片系統(tǒng)級封裝已經(jīng)成為3DSiP（3 Dimension System in Package，三維系統(tǒng)級封裝）的主流，非常具有代表性和市場前景，SiP作為將不同種類的元件，通過不同技術(shù)，混載于同一封裝內(nèi)的一種系統(tǒng)集成封裝形式，不僅可搭載不同類型的芯片，還可以實現(xiàn)系統(tǒng)的功能。然而，其封裝具有更高密度和更大的發(fā)熱密度和熱阻，對封裝技術(shù)具有更大的挑戰(zhàn)。因此，對SiP封裝的工藝流程和SiP封裝中的濕熱分布及它們對可靠性影響的研究有著十分重要的意義本課題是在數(shù)字電視（DTV）接收端子系統(tǒng)模塊設計的基礎上對CPU和DDR芯片進行芯片堆疊的SiP封裝。封裝形式選擇了適用于小型化的BGA封裝，結(jié)構(gòu)上采用CPU和DDR兩芯片堆疊的3D結(jié)構(gòu)，以引線鍵合的方式為互連，實現(xiàn)小型化系統(tǒng)級封裝。本文研究該SP封裝中芯片粘貼工藝及其可靠性，利用不導電膠將CPU和DDR芯片進行了堆疊貼片，分析總結(jié)了SiP封裝堆疊貼片工藝最為關鍵的是涂布材料不導電膠的體積和施加在芯片上作用力大小，對制成的樣品進行了高溫高濕試驗，分析濕氣對SiP封裝的可靠性的影響。論文利用有限元軟件 abaqus對SiP封裝進行了建模，模型包括熱應力和濕氣擴散模型。模擬分析了封裝體在溫度循環(huán)條件下，受到的應力、應變、以及可能出現(xiàn)的失效形式：比較了相同的熱載荷條件下，改變塑封料、粘結(jié)層的材料屬性，如楊氏模量、熱膨脹系數(shù)以及芯片、粘結(jié)層的厚度等對封裝體應力應變的影響。并對封裝進行了濕氣吸附分析，研究了SiP封裝在85℃RH85%環(huán)境下吸濕5h、17h、55和168h后的相對濕度分布情況，還對SiP封裝在濕熱環(huán)境下可能產(chǎn)生的可靠性問題進行了實驗研究。在經(jīng)過168小時濕氣預處理后，封裝外部的基板和模塑料基本上達到飽和。模擬結(jié)果表明濕應力同樣對封裝的可靠性會產(chǎn)生重要影響。實驗結(jié)果也證實了，SiP封裝在濕氣環(huán)境下引入的濕應力對可靠性有著重要影響。論文還利用有限元分析方法對超薄多芯片SiP封裝進行了建模，對其在溫度循環(huán)條件下的應力、應變以及可能的失效形式進行了分析。采用二水平正交試驗設計的方法研究四層芯片、四層粘結(jié)薄膜、塑封料等9個封裝組件的厚度變化對芯片上最大應力的影響，從而找到最主要的影響因子進行優(yōu)化設計，最終得到更優(yōu)化的四層芯片疊層SiP封裝結(jié)構(gòu)。

標簽： sip封裝

上傳時間： 2022-04-08

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