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采用 Verilog HDL 語言在Altera 公司的FPGA 芯片上實(shí)現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計(jì),以及在與其它各種數(shù)字邏輯設(shè)計(jì)方法的比較下,顯示出使用Verilog
標(biāo)簽：
Verilog
FPGA
HDL
語言
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2013-07-06
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自上個(gè)世紀(jì)九十年代以來，我國著名學(xué)者、現(xiàn)中國科學(xué)院院士、清華大學(xué)陳難先教授等人使用無窮級數(shù)的Mobius反演公式解決了一系列重要的應(yīng)用物理中的逆問題，例如費(fèi)米體系逆問題、信號處理等，開創(chuàng)了應(yīng)用、推廣數(shù)論中的Mobius變換解決物理學(xué)中各種逆問題的巧妙方法，其工作在1990年得到了世界著名的《NATURE》雜志的整版專評與高度評價(jià)。華僑大學(xué)蘇武潯、張渭濱教授等則把Mobius變換的方法應(yīng)用于幾種常用波形（包括周期矩形脈沖，奇偶對稱方波和三角波等）的傅立葉級數(shù)的逆變換運(yùn)算，得到正、余弦函數(shù)及一般周期信號的各種常用波形的信號展開；并求得了與各種常用波形信號函數(shù)族相正交的函數(shù)族，以用于各展開系數(shù)的計(jì)算與信息的解調(diào)；而后把它們應(yīng)用到通信系統(tǒng)中，提出了一種新的通信系統(tǒng)，即新型Chen-Mobius通信系統(tǒng)。 在新型通信系統(tǒng)中，把這種正交函數(shù)族應(yīng)用于系統(tǒng)的相干調(diào)制解調(diào)中，取代傳統(tǒng)通信系統(tǒng)中調(diào)制解調(diào)所采用的三角正交函數(shù)族。正是這種正交函數(shù)族使得通信系統(tǒng)的傳輸性能大大提高，保密性加強(qiáng)，而且正交函數(shù)族產(chǎn)生很方便。 本文從軟件仿真和硬件實(shí)現(xiàn)兩個(gè)方面對Chen-Mobius通信系統(tǒng)進(jìn)行了驗(yàn)證。首先，利用MATLAB軟件構(gòu)建Chen-Mobius數(shù)字通信系統(tǒng)，通過計(jì)算機(jī)編程，對Chen-Mobius單路、四路和八路的數(shù)字通信系統(tǒng)進(jìn)行仿真分析，對該系統(tǒng)在不同信噪比情況下的錯(cuò)誤概率進(jìn)行了計(jì)算，并繪出了信噪比-錯(cuò)誤概率曲線；其次，在QuartusⅡ軟件平臺上，利用VHDL語言文本輸入和原理圖輸入的方法構(gòu)建Chen-Mobius數(shù)字通信系統(tǒng)，對該系統(tǒng)進(jìn)行了仿真，包括設(shè)計(jì)綜合、引腳分配、仿真驗(yàn)證、時(shí)序分析等；再次，在QuartusⅡ軟件仿真的基礎(chǔ)上，在Altera公司的Stratix GX芯片上，實(shí)現(xiàn)了硬件的編程和下載，從而完成了Chen-Mobius數(shù)字通信系統(tǒng)的FPGA實(shí)現(xiàn)；最后，從MATLAB軟件仿真和硬件實(shí)現(xiàn)的結(jié)果出發(fā)，通過分析系統(tǒng)的性能，簡單展望了Chen-Mobius數(shù)字通信系統(tǒng)的應(yīng)用前景。 本文通過軟件仿真得到了Chen-Mobius數(shù)字通信系統(tǒng)的信噪比-錯(cuò)誤概率曲線，從理論上驗(yàn)證了該系統(tǒng)的強(qiáng)的抗干擾能力；利用FPGA完成了系統(tǒng)的硬件實(shí)現(xiàn)，從實(shí)際上驗(yàn)證了該系統(tǒng)的可實(shí)現(xiàn)性。從兩方面都可以說明，Chen-Mobius通信系統(tǒng)雖然只是一個(gè)新的起點(diǎn)，但它卻預(yù)示著光明的應(yīng)用前景。
標(biāo)簽：
ChenMobius
MATLAB
FPGA
數(shù)字通信系統(tǒng)
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2013-05-19
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JPEG2000是由ISO/ITU-T組織下的IEC JTC1/SC29/WG1小組制定的下一代靜止圖像壓縮標(biāo)準(zhǔn).與JPEG(Joint Photographic Experts Group)相比,JPEG2000能夠提供更好的數(shù)據(jù)壓縮比,并且提供了一些JPEG所不具有的功能[1].JPEG2000具有的多種特性使得它具有廣泛的應(yīng)用前景.但是,JPEG2000是一個(gè)復(fù)雜編碼系統(tǒng),目前為止的軟件實(shí)現(xiàn)方案的執(zhí)行時(shí)間和所需的存儲量較大,若想將JPEG2000應(yīng)用于實(shí)際中,有著較大的困難,而用硬件電路實(shí)現(xiàn)JPEG2000或者其中的某些模塊,必然能夠減少JPEG200的執(zhí)行時(shí)間,因而具有重要的意義.本文首先簡單介紹了JPEG2000這一新的靜止圖像壓縮標(biāo)準(zhǔn),然后對算術(shù)編碼的原理及實(shí)現(xiàn)算法進(jìn)行了深入的研究,并重點(diǎn)探討了JPEG2000中算術(shù)編碼的硬件實(shí)現(xiàn)問題,給出了一種硬件最優(yōu)化的算術(shù)編碼實(shí)現(xiàn)方案.最后使用硬件描述語言(Very High Speed Integrated Circuit Hardware Description Language,VHDL)在寄存器傳輸級(Register Transfer Level,RTL描述了該硬件最優(yōu)化的算術(shù)編碼實(shí)現(xiàn)方案,并以Altera 20K200E FPGA為基礎(chǔ),在Active-HDL環(huán)境中進(jìn)行了功能仿真,在Quartus Ⅱ集成開發(fā)環(huán)境下完成了綜合以及后仿真,綜合得到的最高工作時(shí)鐘頻率達(dá)45.81MHz.在相同的輸入條件下,輸出結(jié)果表明,本文設(shè)計(jì)的硬件算術(shù)編碼器與實(shí)現(xiàn)JPEG2000的軟件:Jasper[2]中的算術(shù)編碼模塊相比,處理時(shí)間縮短了30﹪左右.因而本文的研究對于JPEG2000應(yīng)用于數(shù)字監(jiān)控系統(tǒng)等實(shí)際應(yīng)用有著重要的意義.
標(biāo)簽：
JPEG
2000
FPGA
算術(shù)編碼
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2013-05-16
上傳用戶：671145514
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隨著糾錯(cuò)編碼理論研究的不斷深入，糾錯(cuò)碼的實(shí)際應(yīng)用越來越廣泛。卷積碼作為其中重要的一種，已被大多數(shù)通信系統(tǒng)所采用。(2,1,7)卷積碼是一種短約束長度最佳碼，編、譯碼器易于實(shí)現(xiàn)，且具有較強(qiáng)的糾錯(cuò)能力。 本文研究了IEEE 802.11協(xié)議中(2,1,7)卷積碼編碼、交織解交織及其軟判決高速Viterbi譯碼的實(shí)現(xiàn)問題。 首先介紹了IEEE 802.11無線局域網(wǎng)標(biāo)準(zhǔn)及規(guī)范，然后介紹了信道編解碼中卷積碼編碼及Viterbi譯碼算法和FPGA 設(shè)計(jì)方法，接著通過對(2,1,7)卷積碼特點(diǎn)的具體分析，吸取目前Viterbi譯碼算法和交織解交織算法的優(yōu)點(diǎn)，采取一系列的改進(jìn)措施，基于FPGA實(shí)現(xiàn)了IEEE 802.11信道編解碼及交織和解交織系統(tǒng)。這些改進(jìn)措施包括采用并行FIFO、改進(jìn)的ACS 單元、流水式塊處理結(jié)構(gòu)、改進(jìn)的SMDO方法、雙重交織策略，使得在同樣時(shí)鐘速率下，系統(tǒng)的性能大幅度提高。最后將程序下載到Altera公司的Cyclone 系列的FPGA(型號EP1C6Q240C8)器件上進(jìn)測試，并對測試結(jié)果作了簡單分析。
標(biāo)簽：
802.11
IEEE
FPGA
信道
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2013-05-25
上傳用戶：00.00
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由于信道中存在干擾,數(shù)字信號在信道中傳輸?shù)倪^程中會產(chǎn)生誤碼.為了提高通信質(zhì)量,保證通信的正確性和可靠性,通常采用差錯(cuò)控制的方法來糾正傳輸過程中的錯(cuò)誤.本文的目的就是研究如何通過差錯(cuò)控制的方法以提高通信質(zhì)量,保證傳輸?shù)恼_性和可靠性.重點(diǎn)研究一種信道編解碼的算法和邏輯電路的實(shí)現(xiàn)方法,并在硬件上驗(yàn)證,利用碼流傳輸?shù)臏y試方法,對設(shè)計(jì)進(jìn)行測試.在以上的研究基礎(chǔ)之上,橫向擴(kuò)展和課題相關(guān)問題的研究,包括FPGA實(shí)現(xiàn)和高速硬件電路設(shè)計(jì)等方面的研究. 糾錯(cuò)碼技術(shù)是一種通過增加一定的冗余信息來提高信息傳輸可靠性的有效方法.RS碼是一種典型的糾錯(cuò)碼,在線性分組碼中,它具有最強(qiáng)的糾錯(cuò)能力,既能糾正隨機(jī)錯(cuò)誤,也能糾正突發(fā)錯(cuò)誤.在深空通信,移動通信以及數(shù)字視頻廣播等系統(tǒng)中具有廣泛的應(yīng)用,隨著RS編碼和解碼算法的改進(jìn)和相關(guān)的硬件實(shí)現(xiàn)技術(shù)的發(fā)展,RS碼在實(shí)際中的應(yīng)用也將更加廣泛. 在研究中,對所研究的問題進(jìn)行分解,集中精力研究課題中的重點(diǎn)和難點(diǎn),在各個(gè)模塊成功實(shí)現(xiàn)的基礎(chǔ)上,成功的進(jìn)行系統(tǒng)組合,協(xié)調(diào)各個(gè)模塊穩(wěn)定的工作. 在本文中的EDA設(shè)計(jì)中,使用了自頂向下的設(shè)計(jì)方法,編解碼算法每一個(gè)子模塊分開進(jìn)行設(shè)計(jì),最后在頂層進(jìn)行元件例化,正確實(shí)現(xiàn)了編碼和解碼的功能. 本文首先介紹相關(guān)的數(shù)字通信背景；接著提出糾錯(cuò)碼的設(shè)計(jì)方案,介紹RS(31,15)碼的編譯碼算法和邏輯電路的實(shí)現(xiàn)方法,RTL代碼編寫和邏輯仿真以及時(shí)序仿真,并討論了FPGA設(shè)計(jì)的一般性準(zhǔn)則以及高速數(shù)字電路設(shè)計(jì)的一些常用方法和注意事項(xiàng)；最后設(shè)計(jì)基于FPGA的硬件電路平臺,并利用靜態(tài)和動態(tài)的方法對編解碼算法進(jìn)行測試. 通過對編碼和解碼算法的充分理解,本人使用Verilog HDL語言對算法進(jìn)行了RTL描述,在Altera公司Cyclone系列FPGA平臺上面實(shí)現(xiàn)了編碼和解碼算法. 其中,編碼的最高工作頻率達(dá)到158MHz,解碼的最高工作頻率達(dá)到91MHz.在進(jìn)行硬件調(diào)試的時(shí)候,整個(gè)系統(tǒng)工作在30MHz的時(shí)鐘頻率下,通過了硬件上的靜態(tài)測試和動態(tài)測試,并能夠正確實(shí)現(xiàn)預(yù)期的糾錯(cuò)功能.
標(biāo)簽：
FPGA
保密通信
RS編解碼
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2013-07-01
上傳用戶：liaofamous
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本文首先介紹了利用FPGA設(shè)計(jì)數(shù)字電路系統(tǒng)的流程和雷達(dá)數(shù)字信號處理的主要內(nèi)容。 在第二章中主要闡述了FIR數(shù)字濾波器的窗函數(shù)設(shè)計(jì)方法，并應(yīng)用FIR濾波器設(shè)計(jì)數(shù)字動目標(biāo)顯示和數(shù)字動目標(biāo)檢測系統(tǒng)；脈沖壓縮處理是現(xiàn)代雷達(dá)信號處理的一個(gè)重要組成部分，線性調(diào)頻信號和二相巴克碼的脈沖壓縮處理方法在第三章做了重點(diǎn)描述。 Cyclone系列芯片是高性價(jià)比，基于1.5V、0.13um采用銅制層的SRAM工藝。它是第一種支持配置數(shù)據(jù)解壓的FPGA芯片。論文設(shè)計(jì)的最后部分是利用Altera公司Cyclone系列FPGA芯片EP1C6F256C6和EPCS4配置芯片設(shè)計(jì)設(shè)計(jì)SD轉(zhuǎn)換器，在QuartusⅡ4.0下采用VHDL語言和邏輯電路圖結(jié)合的設(shè)計(jì)方法，經(jīng)過仿真并最終實(shí)現(xiàn)了硬件設(shè)計(jì)。 設(shè)計(jì)結(jié)果表明電路性能可靠，SD轉(zhuǎn)換的精度較高，完全滿足設(shè)計(jì)的要求。
標(biāo)簽：
FPGA
雷達(dá)信號處理
中的設(shè)計(jì)
上傳時(shí)間：
2013-06-26
上傳用戶：華華123
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Altera公司的EPLD/FPGA開發(fā)工具最新版QuartusII9.0的所有License.
標(biāo)簽：
QuartusII
license
Altera
full
上傳時(shí)間：
2013-07-09
上傳用戶：zttztt2005
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現(xiàn)場可編程門陣列FPGA具有性能好、規(guī)模大、可重復(fù)編程、開發(fā)投資小等優(yōu)點(diǎn)，在現(xiàn)代電子產(chǎn)品中應(yīng)用得越來越廣泛。隨著微電子技術(shù)的高速發(fā)展，成本的不斷下降，F(xiàn)PGA正逐漸成為各種電子產(chǎn)品不可或缺的重要部件。 FPGA軟件復(fù)雜的設(shè)置和不同的算法、FPGA硬件多樣的結(jié)構(gòu)和豐富的功能、各個(gè)廠商互不兼容的軟硬件等差異，都不僅使如何挑選合適的軟硬件用于產(chǎn)品設(shè)計(jì)成為FPGA用戶棘手的問題，而且使構(gòu)造一個(gè)精確合理的FPGA軟硬件性能的測試方法變得十分復(fù)雜。 基準(zhǔn)測試是用一個(gè)基準(zhǔn)設(shè)計(jì)集按照統(tǒng)一的測試規(guī)范評估和量化目標(biāo)系統(tǒng)的軟件或硬件性能，是目前計(jì)算機(jī)領(lǐng)域應(yīng)用最廣泛、最主要的性能測試技術(shù)。 通過分析影響FPGA軟硬件性能基準(zhǔn)測試的諸多因素，比如基準(zhǔn)設(shè)計(jì)的挑選、基準(zhǔn)設(shè)計(jì)的優(yōu)化，F(xiàn)PGA軟件的設(shè)置和約等，本文基于設(shè)計(jì)和硬件分類、優(yōu)化策略分類的基準(zhǔn)測試規(guī)范，提出了一組詳盡的度量指標(biāo)。 基準(zhǔn)測試的規(guī)范如下，首先根據(jù)測試目的配置測試環(huán)境、挑選基準(zhǔn)設(shè)計(jì)和硬件分類，針對不同的FPGA軟硬件優(yōu)化基準(zhǔn)設(shè)計(jì)，然后按照速度優(yōu)先最少優(yōu)化、速度優(yōu)先最大優(yōu)化、資源和功耗優(yōu)先最少優(yōu)化、資源和功耗優(yōu)先最大優(yōu)化四種優(yōu)化策略分別編譯基準(zhǔn)設(shè)計(jì)，并收集延時(shí)、成本、功耗和編譯時(shí)間這四種性能數(shù)據(jù)，最后使用速度優(yōu)先最少優(yōu)化下的性能集、速度優(yōu)先最少優(yōu)化性能集、資源和功耗優(yōu)先最少優(yōu)化下的性能集、資源和功耗優(yōu)先最大優(yōu)化下的性能集、速度優(yōu)先最少和最大優(yōu)化之間性能集的差、速度優(yōu)先最少優(yōu)化下性能集的比較等十個(gè)度量指標(biāo)量化性能，生成測試報(bào)告。 最后，本基準(zhǔn)測試規(guī)范被應(yīng)用于評估和比較Altera和Xilinx兩廠商軟硬件在低成本領(lǐng)域帶處理器應(yīng)用方面的性能。
標(biāo)簽：
FPGA
軟硬件
性能
基準(zhǔn)測試
上傳時(shí)間：
2013-04-24
上傳用戶：zhangyi99104144
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近年來,隨著微電子技術(shù)的高速發(fā)展,數(shù)字圖像壓縮編碼技術(shù)的逐漸成熟,實(shí)時(shí)圖象處理在多媒體、HDTV、圖像通信等領(lǐng)域有著越來越廣泛的應(yīng)用,圖像壓縮/解壓的IC芯片也已成為多媒體技術(shù)的核心,實(shí)現(xiàn)這些算法芯片的研究成為信息產(chǎn)業(yè)的新熱點(diǎn).該文基于FPGA設(shè)計(jì)了JPEG圖像壓縮編解碼芯片,通過改進(jìn)算法優(yōu)化結(jié)構(gòu),在合理地利用硬件資源的條件下,有效地挖掘出算法內(nèi)在的并行性.在JPEG編碼器設(shè)計(jì)中,改進(jìn)了JEONG的DCT變換算法,采用流水線優(yōu)化算法解決時(shí)間并行性問題,提高了DCT/IDCT模塊的運(yùn)算速度;設(shè)計(jì)了基于查找表結(jié)構(gòu)的定點(diǎn)乘法器,便于在設(shè)計(jì)中共享乘法單元,以適應(yīng)流水線設(shè)計(jì)的要求;依據(jù)Huffman編碼表的規(guī)律性,采用并行查找表結(jié)構(gòu),用較少的存儲單元完成Huffman編解碼的運(yùn)算,同時(shí)也提高了編解碼速度.在JPEG解碼器設(shè)計(jì)中,根據(jù)Huffman碼字本身的特點(diǎn)和JPEG標(biāo)準(zhǔn),設(shè)計(jì)了一種Huffman碼字分組結(jié)構(gòu),基于該結(jié)構(gòu)提出分組Huffman查找表及地址編碼的設(shè)計(jì)方法,進(jìn)而完成了新的快速Huffman解碼算法及其模塊設(shè)計(jì).整個(gè)設(shè)計(jì)及其各個(gè)模塊都在ALTERA公司的EDA工具QUARTUSII平臺上進(jìn)行了邏輯綜合及功能和時(shí)序仿真.綜合和仿真結(jié)果表明,基于FPGA的JPEG圖像編解碼芯片消耗很少的FPGA硬件資源,達(dá)到了較高的工作頻率,在速度和資源利用率方面均達(dá)到了較優(yōu)的狀態(tài),可滿足實(shí)時(shí)JPEG圖像編解碼的要求.在邏輯設(shè)計(jì)的基礎(chǔ)上,該設(shè)計(jì)可以進(jìn)一步作硬件仿真和實(shí)驗(yàn),將源代碼燒錄進(jìn)FPGA芯片,作為獨(dú)立器件或有自主知識產(chǎn)權(quán)的JPEG IP模塊,應(yīng)用于可視電話、手機(jī)和會議電視等低成本JPEG編解碼系統(tǒng)的實(shí)現(xiàn).
標(biāo)簽：
FPGA
JPEG
編解碼
芯片設(shè)計(jì)
上傳時(shí)間：
2013-05-31
上傳用戶：yuying4000
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彩色等離子體顯示器是利用惰性氣體放電發(fā)光進(jìn)行顯示的平板顯示器，它具有厚度薄、重量輕、大平面、大視角、響應(yīng)快、無電磁輻射等優(yōu)點(diǎn)。由于我國PDP產(chǎn)業(yè)起步較晚，所以研制具有我國自主知識產(chǎn)權(quán)的PDP整體驅(qū)動電路，搶占彩電市場具有深遠(yuǎn)的意義。本文介紹了等離子體顯示器的工作原理和基于ALTERA公司的現(xiàn)場可編程門陣列(FPGA)的電路設(shè)計(jì)方法，通過研究PDP的工作原理、顯示屏的結(jié)構(gòu)和AC型PDP所采用的尋址和顯示分離(ADS)型子場技術(shù)，提出了一種基于FPGA的信號處理與控制電路設(shè)計(jì)方案。最后還對等離子體顯示器在改進(jìn)顯示屏物理工藝結(jié)構(gòu)、驅(qū)動電路技術(shù)以及市場走向方面，進(jìn)行了初步探討。
標(biāo)簽：
FPGA
彩色
信號處理
等離子體
上傳時(shí)間：
2013-05-20
上傳用戶：zhengxueliang
