Synopsys的DesignWare庫中采用的brentkung高速加法器Verilog源代碼生成,附相關文檔
標簽: DesignWare brentkung Synopsys Verilog
上傳時間: 2016-08-15
上傳用戶:cccole0605
32 bit brentkung adder tree
標簽: brentkung adder tree bit
上傳時間: 2017-07-16
上傳用戶:趙云興
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