本文主要是以信號(hào)完整性理論（包括傳輸線理論）和電源完整性理論為基礎(chǔ)，對(duì)“1.0GSPS高速解調(diào)電路板”進(jìn)行分析、設(shè)計(jì)與仿真。首先在對(duì)傳輸線理論進(jìn)行介紹的基礎(chǔ)上，詳細(xì)的分析了反射與串?dāng)_產(chǎn)生的原理，對(duì)數(shù)字系統(tǒng)的時(shí)序分析進(jìn)行了闡述，并介紹了差分傳輸方式。然后對(duì)電源完整性理論進(jìn)行闡述，引入了電源阻抗的概念，結(jié)合對(duì)電容參數(shù)的分析闡述了其對(duì)阻抗控制的作用。最后，結(jié)合“基于FPGA的2.0G高速解調(diào)電路板”設(shè)計(jì)實(shí)例，應(yīng)用Cadence軟件進(jìn)行設(shè)計(jì)和仿真，首先確定關(guān)鍵網(wǎng)絡(luò)并對(duì)其進(jìn)行信號(hào)完整性的仿真，通過(guò)預(yù)仿真進(jìn)行布局布線并最后通過(guò)后仿真驗(yàn)證。通過(guò)電源完整性的仿真確定了去耦電容選布方案，將電源阻抗控制在目標(biāo)阻抗之內(nèi)。通過(guò)研究發(fā)現(xiàn)，高速電路中的信號(hào)完整性和電源完整性的問(wèn)題，是可以通過(guò)分析和仿真加以控制和改善的。與傳統(tǒng)的電路設(shè)計(jì)相比，這種帶有仿真、分析功能的新的高速電路設(shè)計(jì)方法，可以提高設(shè)計(jì)的效率和可靠性，縮短設(shè)計(jì)周期。
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allegro
電路設(shè)計(jì)
上傳時(shí)間：
2022-07-11
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