很全的中斷手冊。 INT 00 - cpu-generated - DIVIDE ERROR INT 01 - cpu-generated - SINGLE STEP (80386+) - DEBUGGING EXCEPTIONS INT 02 - external hardware - NON-MASKABLE INTERRUPT INT 03 - cpu-generated - BREAKPOINT INT 04 - cpu-generated - INTO DETECTED OVERFLOW INT 05 - PRINT SCREEN cpu-generated (80186+) - BOUND RANGE EXCEEDED INT 06 - cpu-generated (80286+) - INVALID OPCODE INT 07 - cpu-generated (80286+) - PROCESSOR EXTENSION NOT AVAILABLE INT 08 - IRQ0 - SYSTEM TIMER cpu-generated (80286+) . . .
標(biāo)簽： cpu-generated INT DIVIDE SINGLE
上傳時間： 2013-12-27
上傳用戶：aa54
nios cpu test code this code was generated by altera tool automatically. You can obtain this code from the SOPC builder
標(biāo)簽： code this automatically generated
上傳時間： 2014-05-30
上傳用戶：ddddddos
TMS320C6000系列DSP的CPU與外設(shè) 清晰書簽版
上傳時間： 2013-06-28
上傳用戶：eeworm
FPGA作為新一代集成電路的出現(xiàn)，引起了數(shù)字電路設(shè)計的巨大變革。隨著FPGA工藝的不斷更新與改善，越來越多的用戶與設(shè)計公司開始使用FPGA進(jìn)行系統(tǒng)開發(fā)，因此，PFAG的市場需求也越來越高，從而使得FPGA的集成電路板的工藝發(fā)展也越來越先進(jìn)，在如此良性循環(huán)下，不久的將來，F(xiàn)PGA可以主領(lǐng)集成電路設(shè)計領(lǐng)域。正是由于FPGA有著如此巨大的發(fā)展前景與市場吸引力，因此，本文采用FPGA作為電路設(shè)計的首選。 @@ 隨著FPGA的開發(fā)技術(shù)日趨簡單化、軟件化，從面向硬件語言的VHDL、VerilogHDL設(shè)計語言，到現(xiàn)在面向?qū)ο蟮腟ystem Verilog、SystemC設(shè)計語言，硬件設(shè)計語言開始向高級語言發(fā)展。作為一個軟件設(shè)計人員，會很容易接受面向?qū)ο蟮恼Z言。現(xiàn)在軟件的設(shè)計中，算法處理的瓶頸就是速度的問題，如果采用專用的硬件電路，可以解決這個問題，本文在第一章第二節(jié)詳細(xì)介紹了軟硬結(jié)合的開發(fā)優(yōu)勢。另外，在第一章中還介紹了知識產(chǎn)權(quán)核心（IP Core）的發(fā)展與前景，特別是IP Core中軟核的設(shè)計與開發(fā)，許多FGPA的開發(fā)公司開始爭奪軟核的開發(fā)市場。 @@ 數(shù)字電路設(shè)計中最長遇到的就是通信的問題，而每一種通信方式都有自己的協(xié)議規(guī)范。在CPU的設(shè)計中，由于需要高速的處理速度，因此其內(nèi)部都是用并行總線進(jìn)行通信，但是由于集成電路資源的問題，不可能所有的外部設(shè)備都要用并行總線進(jìn)行通信，因此其外部通信就需要進(jìn)行串行傳輸。又因為需要連接的外部設(shè)備的不同，因此就需要使用不同的串行通信接口。本文主要介紹了小型CPU中常用的三種通信協(xié)議，那就是SPI、I2C、UART。除了分別論述了各自的通信原理外，本文還特別介紹了一個小型CPU的內(nèi)部構(gòu)造，以及這三個通信協(xié)議在CPU中所處的位置。 @@ 在硬件的設(shè)計開發(fā)中，由于集成電路本身的特殊性，其開發(fā)流程也相對的復(fù)雜。本文由于篇幅的問題，只對總的開發(fā)流程作了簡要的介紹，并且將其中最復(fù)雜但是又很重要的靜態(tài)時序分析進(jìn)行了詳細(xì)的論述。在通信協(xié)議的開發(fā)中，需要注意接口的設(shè)計、時序的分析、驗證環(huán)境的搭建等，因此，本文以SPI數(shù)據(jù)通信協(xié)議的設(shè)計作為一個開發(fā)范例，從協(xié)議功能的研究到最后的驗證測試，將FPGA 的開發(fā)流程與關(guān)鍵技術(shù)等以實例的方式進(jìn)行了詳細(xì)的論述。在SPI通信協(xié)議的開發(fā)中，不僅對協(xié)議進(jìn)行了詳細(xì)的功能分析，而且對架構(gòu)中的每個模塊的設(shè)計都進(jìn)行了詳細(xì)的論述。@@關(guān)鍵詞：FPGA；SPI；I2C；UART；靜態(tài)時序分析；驗證環(huán)境
上傳時間： 2013-04-24
上傳用戶：vvbvvb123
一種流水線CPU的verilog源代碼，里面有各個模塊的源代碼，希望對大家有幫助
上傳時間： 2013-07-14
上傳用戶：xymbian
針對傳統(tǒng)儀表具有的硬件資源不足、速度慢等功能缺陷，提出了一種基于單片機(jī)的CPU設(shè)計方案，即擴(kuò)展CPU,直接從主CPU對應(yīng)的數(shù)據(jù)顯示LO口上獲取數(shù)據(jù)，這種獲取數(shù)據(jù)的雙CPU設(shè)計方案中主從CPU之間在功能
標(biāo)簽： CPU 單片機(jī) 設(shè)計方案
上傳時間： 2013-08-01
上傳用戶：李彥東
sd卡-mmc卡-CPU說明資料:sd卡-mmc卡-CPU說明資料SD Memory Card (Secure Digital Memory Card) is a memory card that i
上傳時間： 2013-07-28
上傳用戶：tfyt
這是有關(guān)cpu和存儲器掛接的一個硬件課程設(shè)計，圖片是用protel 99 se 畫的，程序用唐都儀器調(diào)試通過，僅為一個理論性的東西。自己寫的，請多指教。
上傳時間： 2013-07-22
上傳用戶：17826829386
復(fù)費率CPU卡電能表ESAM及卡操作指令流程
標(biāo)簽： ESAM CPU 復(fù)費率 電能表
上傳時間： 2013-05-22
上傳用戶：xiaoxiang
隨著信息技術(shù)的發(fā)展，系統(tǒng)級芯片SoC(System on a Chip)成為集成電路發(fā)展的主流。SoC技術(shù)以其成本低、功耗小、集成度高的優(yōu)勢正廣泛地應(yīng)用于嵌入式系統(tǒng)中。通過對8位增強(qiáng)型CPU內(nèi)核的研究及其在FPGA(Field Programmable Gate Arrav)上的實現(xiàn)，對SoC設(shè)計作了初步研究。 在對Intel MCS-8051的匯編指令集進(jìn)行了深入地分析的基礎(chǔ)上，按照至頂向下的模塊化的高層次設(shè)計流程，對8位CPU進(jìn)行了頂層功能和結(jié)構(gòu)的定義與劃分，并逐步細(xì)化了各個層次的模塊設(shè)計，建立了具有CPU及定時器，中斷，串行等外部接口的模型。 利用5種尋址方式完成了8位CPU的數(shù)據(jù)通路的設(shè)計規(guī)劃。利用有限狀態(tài)機(jī)及微程序的思想完成了控制通路的各個層次模塊的設(shè)計規(guī)劃。利用組合電路與時序電路相結(jié)合的思想完成了定時器，中斷以及串行接口的規(guī)劃。采用邊沿觸發(fā)使得一個機(jī)器周期對應(yīng)一個時鐘周期，執(zhí)行效率提高。使用硬件描述語言實現(xiàn)了各個模塊的設(shè)計。借助EDA工具ISE集成開發(fā)環(huán)境完成了各個模塊的編程、調(diào)試和面向FPGA的布局布線；在Synplify pro綜合工具中完成了綜合；使用Modelsim SE仿真工具對其進(jìn)行了完整的功能仿真和時序仿真。 設(shè)計了一個通用的擴(kuò)展接口控制器對原有的8位處理器進(jìn)行擴(kuò)展，加入高速DI，DO以及SPI接口，增強(qiáng)了8位處理器的功能，可以用于現(xiàn)有單片機(jī)進(jìn)行升級和擴(kuò)展。 本設(shè)計的CPU全面兼容MCS-51匯編指令集全部的111條指令，在時鐘頻率和指令的執(zhí)行效率指標(biāo)上均優(yōu)于傳統(tǒng)的MCS-51內(nèi)核。本設(shè)計以硬件描述語言代碼形式存在可與任何綜合庫、工藝庫以及FPGA結(jié)合開發(fā)出用戶需要的固核和硬核，可讀性好，易于擴(kuò)展使用，易于升級，比較有實用價值。本設(shè)計通過FPGA驗證。
標(biāo)簽： FPGA CPU 8位 增強(qiáng)型
上傳時間： 2013-04-24
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