來自精益求精的德國人講授的VERILOG課件
來自精益求精的德國人講授的VERILOG課件，想接觸FPGA/CPLD開發的人是必看的課件。...
fpga-CPLD技術資料
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查看全部7901個資源 ?Xilinx ISE9.x FPGACPLD設計指南 原書光盤上的源碼 包含大量vhdl源碼
Xilinx ISE9.x FPGA\CPLD設計指南 原書光盤上的源碼 包含大量vhdl源碼...
一篇關于軟件復位的論文
一篇關于軟件復位的論文，本文很詳細的描述了VHDL語言中的軟件復位，包括各種具體解決方案，對FPGA/CPLD設計者來說，相當具有參考價值。...
本文介紹了一個使用 VHDL 描述計數器的設計、綜合、仿真的全過程
本文介紹了一個使用 VHDL 描述計數器的設計、綜合、仿真的全過程，作為我這一段 時間自學 FPGA/CPLD 的總結，如果有什么不正確的地方，敬請各位不幸看到這篇文章的 大俠們指正，在此表示感謝。當然，這是一個非常簡單的時序邏輯電路實例，主要是詳細 描述了一些軟件的使用方法。文章中涉及的軟件...
7段數碼顯示譯碼器設計7段數碼是純組合電路
7段數碼顯示譯碼器設計7段數碼是純組合電路，通常的小規模專用IC，如74或4000系列的器件只能作十進制BCD碼譯碼，然而數字系統中的數據處理和運算都是二進制的，所以輸出表達都是十六進制的，為了滿足十六進制數的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA/CPLD中來實現。例子作為七段譯碼器，輸...
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