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FPGA設(shè)計(jì)常用的四種設(shè)計(jì)方法，對(duì)于整條把握設(shè)計(jì)有很大的指導(dǎo)作用
標(biāo)簽： FPGA 設(shè)計(jì)方法
上傳時(shí)間： 2013-08-31
上傳用戶：simonpeng
Altera FPGA \r\n的開發(fā)工具的詳細(xì)教程，有例程與步奏
標(biāo)簽： Altera FPGA 開發(fā)工具 教程
上傳用戶：bs2005
基于FPGA的GFP（通用成幀協(xié)議）封裝數(shù)據(jù)成幀的實(shí)現(xiàn)。
標(biāo)簽： FPGA GFP 幀 協(xié)議
上傳用戶：sk5201314
something useful for communication,source code based on FPGA
標(biāo)簽： communication something useful source
上傳用戶：maizezhen
CPLD、FPGA在EL顯示模塊及接口電路中的應(yīng)用,cpld實(shí)現(xiàn)數(shù)字電路取代，fpga取代液晶顯示專用控制芯片。
標(biāo)簽： CPLD FPGA 顯示模塊 接口電路
上傳用戶：181992417
基于fpga的JPEG編解碼器設(shè)計(jì)，采用流水線優(yōu)化解決時(shí)間并行性問題，提高DCT/IDCT模塊的運(yùn)行速度。
標(biāo)簽： fpga JPEG 編解碼器
上傳用戶：taa123456
My thesis entitled \"fpga digital clock,\" immature, to enlighten
標(biāo)簽： digital clock fpga
上傳用戶：smallfish
這是一個(gè)FPGA的實(shí)驗(yàn)源碼，可以實(shí)現(xiàn)對(duì)一段音樂的播放。用Verilog語(yǔ)言編寫的，對(duì)初學(xué)者會(huì)有一定的幫助。
標(biāo)簽： Verilog FPGA 音樂播放 實(shí)驗(yàn)
上傳時(shí)間： 2013-09-01
上傳用戶：13215175592
這是一本有關(guān)FPGA的課本,對(duì)于剛接觸FPGA的人來說非常有用
標(biāo)簽： FPGA 初學(xué)者
上傳用戶：hj_18
本原碼是基于Verilog HDL語(yǔ)言的FPGA原程序，主要用于測(cè)頻率，特點(diǎn)主要是可以更快地測(cè)頻。實(shí)時(shí)性更高。
標(biāo)簽： Verilog FPGA HDL 語(yǔ)言
上傳用戶：1417818867
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