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fpga-jpeg-<b>VERILOG</b>

基于FPGA的多功能數字鐘的設計與實現內附有詳盡的Verilog HDL源碼

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用verilog寫的4*4小鍵盤按鍵檢測程序。本工程已經編譯好。可以直接在Atera DE1 Fpga開發板上運行

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離散余弦變換及反離散余弦變換的HDL代碼及測試文件。包括VHDL及Verilog版本。可用途JPEG及MEPG壓縮算法。

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用FPGA verilog hdl實現千兆以太網MAC。

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sender的verilog 利用fpga實現

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Verilog實現 spi接口的FPGA實現通過仿真

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FPGA的存儲器代碼的VHDL,verilog描述及測試代碼

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altera fpga verilog 設計的基于查找表的DCT程序及zigzag掃描程序

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FPGA VERILOG 用DCFIFO實現跨時鐘域的數據傳輸

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alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 實現高速到低速時鐘域的數據傳輸

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