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fpga-jpeg-<b>VERILOG</b>

JPEG圖像生成器自己做JPEG圖象很牛B哦

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一個QEP電路的verilog代碼。輸入信號是光電編碼器的A相和B相信號和一個處理時鐘

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基于verilog HDL的自動售貨機控制電路設計: 可以對5種不同種類的貨物進行自動售貨,價格分別為A=1.00,B=1.50,C=1.80,D=3.10,E=5.00 。售貨機可以接受1元,5角

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基于ARM-FPGA的IRIG-B碼產生器的研制

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靜態影像壓縮編碼標準JPEG基本模式研究與FPGA實現

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VHDL-B~1.ZIP

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jk-b交通信號控制機原理圖

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jk-b交通信號控制機原理圖-1.3M.zip

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全數字超聲診斷系統部分核心算法的FPGA實現.rar

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基于Verilog HDL語言的FPGA設計

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