Recent work has shown that convolutional networks can be substantially deeper, more accurate, and efficient to train if they contain shorter connections between layers close to the input and those close to the output. In this paper, we embrace this observation and introduce the Dense Convo- lutional Network (DenseNet), which connects each layer to every other layer in a feed-forward fashion.
標簽： Convolutional Connected Networks Densely
上傳時間： 2020-06-10
上傳用戶：shancjb
? 如果 PCB 用排線連接，控制排線對應的插頭插座必須成直線，不交叉、不扭曲。 ? 連續(xù)的 40PIN 排針、排插必須隔開 2mm 以上。 ? 考慮信號流向，合理安排布局，使信號流向盡可能保持一致。 ? 輸入、輸出元件盡量遠離。 ? 電壓的元器件應盡量放在調(diào)試時手不易觸及的地方。 ? 驅動芯片應靠近連接器。 ? 有高頻連線的元件盡可能靠近，以減少高頻信號的分布參數(shù)和電磁干擾。 ? 對于同一功能或模組電路，分立元件靠近芯片放置。 ? 連接器根據(jù)實際情況必須盡量靠邊放置。 ? 開關電源盡量靠近輸入電源座。 ? BGA 等封裝的元器件不應放于 PCB 板正中間等易變形區(qū) ? BGA 等陣列器件不能放在底面， PLCC 、 QFP 等器件不宜放在底層。 ? 多個電感近距離放置時應相互垂直以消除互感。 ? 元件的放置盡量做到模塊化并連線最短。 ? 在保證電氣性能的前提下，盡量按照均勻分布、重心平衡、版面美觀的標準優(yōu)化布局。 ? 按電路模塊進行布局，實現(xiàn)同一功能的相關電路稱為一個模塊，電路模塊中的元件應采用就近集 中原則，同時數(shù)字電路和模擬電路分開； ? 定位孔、標準孔等非安裝孔周圍 1.27mm 內(nèi)不得貼裝元、器件，螺釘?shù)劝惭b孔周圍 緊固件安裝孔、橢圓孔及板中其它方孔外側距板邊的尺寸大于 3mm ； ? 發(fā)熱元件不能緊鄰導線和熱敏元件；高熱器件要均衡分布；
上傳時間： 2021-06-25
上傳用戶：xiangshuai
核心板說明（1）DDR模板：RK3288-LPDDR3P232SD6-V12-20140623HXS（2）適用的平臺：RK3288；（3）支持的DDR類型：LPDDR3_2PCS*32BIT（4）最大支持容量：4G（2PCS*32BIT）；（5）板層：6 Layer；（6）貼片方式：DDR器件單面貼,其它器件雙面貼；（7）面積：35mm*35mm；
上傳時間： 2022-02-02
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ST提供適用于SLC的NFTL（NAND Flash Translation Layer）和FAT類文件系統(tǒng)來解決NAND Flash存儲的問題。
標簽： flash
上傳時間： 2022-02-21
上傳用戶：trh505
如果了解FAT的系統(tǒng)結構，并理解了FatSL的軟件結構，那么文件系統(tǒng)移植并不困難（其實文件系統(tǒng)移植都是大同小異的）。本文給出的例子是基于STEVAL-CCM007V1硬件平臺，通過NFTL層（NAND Flash Translation Layer）在NAND Flash上建立該文件系統(tǒng)的情況。
標簽： fatsl
上傳時間： 2022-02-21
上傳用戶：得之我幸78
Chapter 1：Introduction and Overview Chapter 2：Switches，Buttons，and Knob 開關按鈕Chapter 3：Clock Sources 時鐘脈沖源Chapter 4：FPGA Configuration Options 配置Chapter 5：Character LCD Screen LCD顯示屏特性Chapter 6：VGA Display Port VGA接口——接到顯示器上Chapter 7：RS-232 Serial Ports RS-232接口——接器件Chapter 8：PS/2 Mouse/Keyboard Port PS/2鼠標鍵盤接口Chapter 9：Digital to Analog Converter（DAC）D/A接口Chapter 10：Analog Capture Circuit 模擬捕獲電路Chapter 11：Intel StrataFlash Parallel NOR Flash PROM Chapter 12：SPI Serial Flash 串行外圍接口系列閃存Chapter 13：DDR SDRAM 內(nèi)存Chapter 14：10/100 Ethernet Physical Layer Interface以太網(wǎng)物理層接口Chapter 15：Expansion Connectors 擴展接口Chapter 16：XC2C64A CoolRunner-II CPLDChapter 17：DS2432 1-Wire SHA-1 EEPROMSpartan-3E入門實驗板使設計人員能夠即時利用Spartan-3E系列的完整平臺性能。設備支持：Spartan-3E、CoolRunner-ll關鍵特性：Xilinx器件：Spartan-3E（50萬門，XC3S500E-4FG320C），CoolRunnerTM-lI與Platform Flash時鐘：50MHz晶體時鐘振蕩器存儲器：128Mbit 并行Flash，16 Mbit SPI Flash，64MByte DDR SDRAM連接器與接口：以太網(wǎng)10/100Phy，JTAG USB下載，兩個9管腳RS-232串行端口，PS/2類型鼠標/鍵盤端口，帶按鈕的旋轉編碼器，四個滑動開關，八個單獨的LED輸出
標簽： Spartan-3E
上傳時間： 2022-06-19
上傳用戶：kingwide
前幾天AUGTEK 發(fā)表了《LoRa 技術， 你來問， 我來答》上下兩部分，考慮到這一部分內(nèi)容是對《LoRa 科普》很好的補充，故整合發(fā)布。感興趣的盆友可以多關注菜單欄，如果有新的LoRa 技術提問，小編會及時整合更新。鑒于LoRaWAN Server 是LoRaWAN 網(wǎng)絡框架中是比較重要的一環(huán)，且目前全球僅有少數(shù)幾家產(chǎn)商能夠提供，小編將在下篇新文章中為大家重點介紹。1. 什么是LoRa？LoRa 是低功耗廣域網(wǎng)通信技術中的一種，是Semtech 公司采用和推廣的一種基于擴頻技術的超遠距離無線傳輸技術， 是Semtech 射頻部分產(chǎn)生的一種獨特的調(diào)制格式。LoRa 射頻部分的核心芯片是SX1276 和SX1278。這類芯片集成規(guī)模小、效率高， 為LoRa 無線模塊帶來高接收靈敏度。而網(wǎng)關芯片則采用的是集成度更高、信道數(shù)更多的SX1301。用SX1301 作為核心開發(fā)出的LoRa 網(wǎng)關，可以與許許多多的LoRa 模塊構成多節(jié)點的復雜的物聯(lián)網(wǎng)自組網(wǎng)。2. LoRa是擴頻技術嗎？ LoRa 是一種擴頻技術，但它不是直接序列擴頻。直接序列擴頻通過調(diào)制載波芯片來傳輸更多的頻譜，從而提高編碼增益。而LoRa 調(diào)制與多狀態(tài)FSK 調(diào)制類似，使用未調(diào)制載波來進行線性調(diào)頻，使能量分散到更廣泛的頻段。3. LoRa 是Mesh 網(wǎng)絡、點對點傳輸還是星形網(wǎng)絡？ LoRa調(diào)制技術本身是一個物理層（ PHY layer ）協(xié)議，能被用在幾乎所有的網(wǎng)絡技術中。Mesh 網(wǎng)絡雖然擴展了網(wǎng)絡覆蓋的范圍，但是卻犧牲了網(wǎng)絡容量、同步開銷、電池使用壽命。隨著LoRa 技術鏈路預算和覆蓋距離的同時提升， Mesh 網(wǎng)絡已不再適合，故采用星形的組網(wǎng)方式來優(yōu)化網(wǎng)絡結構、延長電池壽命、簡化安裝。LoRa 網(wǎng)關和模塊間以星形網(wǎng)方式組網(wǎng)，而LoRa 模塊間理論上可以以點對點輪詢的方式組網(wǎng)，當然點對點輪詢效率要遠遠低于星形網(wǎng)
標簽： lora
上傳時間： 2022-06-19
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le flows through MOS channel while Ih flows across PNP transistor Ih= a/(1-a) le, IE-le+lh=1/(1-a)' le Since IGBT has a long base PNP, a is mainly determined by ar si0 2ar= 1/cosh(1/La), La: ambipolar diff length a-0.5 (typical value)p MOSFET channel current (saturation), le=U"Cox"W(2"Lch)"(Vc-Vth)le Thus, saturated collector current Ic, sat=1/(1-a)"le=-1/(1-a)"UCox"W/(2Lch)"(Vo-Vth)2Also, transconductance gm, gm= 1/(1-a)"u' Cox W/Lch*(Vo-Vth)Turn-On1. Inversion layer is formed when Vge>Vth2. Apply positive collector bias, +Vce3. Electrons flow from N+ emitter to N-drift layer providing the base current for the PNP transistor4. Since J1 is forward blased, hole carriers are injected from the collector (acts as an emitter).5. Injected hole carriers exceed the doping level of N-drift region (conductivity modulation). Turn-Off1. Remove gate bias (discharge gate)2. Cut off electron current (base current, le, of pnp transistor)
標簽： igbt
上傳時間： 2022-06-20
上傳用戶：wangshoupeng199
pcie（PCI-Express）處理層協(xié)議中文詳解處理層協(xié)議（transaction Layer specification）◆TLP概況。◆尋址定位和路由導向。◆i/o，.memory，configuration，message request、completion 詳解。◆請求和響應處理機制。◆virtual channel（ve）Mechanism虛擬通道機制。◆data integrity 數(shù)據(jù)完整性。一.TLP概況處理層（transaction Layer specification）是請求和響應信息形成的基礎。包括四種地址空間，三種處理類型，從下圖可以看出在transaction Layer中形成的包的基本概括。一類是對io口和memory的讀寫包（TLPS:transaction Layers packages），另一類是對配置寄存器的讀寫設置包，還有一類是信息包，描述通信狀態(tài)，作為事件的信號告知用戶。對memory的讀寫包分為讀請求包和響應包、寫請求包（不需要存儲器的響應包）。而io類型的讀寫請求都需要返回I/O口的響應包，
標簽： pcie
上傳時間： 2022-06-30
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一、建焊盤打開建立焊盤的軟件Pad Designer路徑：包括采用的制式，現(xiàn)在選公制單位毫米，精度3，右側問是否需要多重鉆孔，這個功能一般是用于做非圓孔。一般圓孔不用勾選。下面設定鉆孔樣式，一般是圓孔，鉆孔內(nèi)部是否鍍銅 plated（no plated即為不鍍銅，一般用于塑膠件定位孔），再是鉆孔直徑，設置精度，是否偏移等。如果是表貼元件，鉆孔直徑設為0。如果是表面安裝元件，把signle layer mode勾選。焊盤一般需要 begin layer和end layer，還有就是soldmask_top，soldmask_bottom，pastemask top，pastemask bottom這幾個層面。對表面安裝元件來說，只需要begin layer，soldermask_top以及pastemask_top就可以了。鼠標左鍵點擊begin layer，會發(fā)現(xiàn)最下面三個對話框被刷新，在下面填入需要的值：從左到右：規(guī)則焊盤，熱焊盤，反焊盤。1規(guī)則焊盤下面需要填入焊盤形狀，長寬，是否有偏移。1熱焊盤，要求選擇焊盤類型，尺寸等；1反焊盤，作用是設定焊盤與周邊間距，一般比規(guī)則焊盤略大6-10mil。鼠標點擊soldermask_top，下面對話框刷新出該選項。按照需要填入數(shù)據(jù)。Pastemask top同樣處理。右邊上角還有視圖角度選擇，Xsection為水平視圖，TOP為從上往下看。
標簽： cadence allegro
上傳時間： 2022-07-02
上傳用戶：XuVshu
