altera的幾種新型的FPGA的配置方法和使用心得
上傳時(shí)間： 2013-12-21
上傳用戶：sssl
Altera大學(xué)計(jì)劃程序包，基于Nios II的源代碼
標(biāo)簽： Altera 大學(xué)計(jì)劃 程序
上傳時(shí)間： 2014-09-10
上傳用戶：zwei41
verlog hdl無刷電機(jī)控制程序,已在modelsim仿真
標(biāo)簽： modelsim verlog hdl 無刷電機(jī)
上傳時(shí)間： 2013-12-28
上傳用戶：zm7516678
altera的15個(gè)IP核的源碼，可能有用
上傳時(shí)間： 2016-10-03
上傳用戶：wys0120
本文介紹了一個(gè)使用 VHDL 描述計(jì)數(shù)器的設(shè)計(jì)、綜合、仿真的全過程，作為我這一段 時(shí)間自學(xué) FPGA/CPLD 的總結(jié)，如果有什么不正確的地方，敬請各位不幸看到這篇文章的 大俠們指正，在此表示感謝。當(dāng)然，這是一個(gè)非常簡單的時(shí)序邏輯電路實(shí)例，主要是詳細(xì) 描述了一些軟件的使用方法。文章中涉及的軟件有Synplicity 公司出品的Synplify Pro 7.7.1； Altera 公司出品的 Quartus II 4.2；Mentor Graphics 公司出品的 ModelSim SE 6.0。
標(biāo)簽： VHDL 計(jì)數(shù)器 仿真 過程
上傳時(shí)間： 2016-10-04
上傳用戶：Yukiseop
軟件開發(fā)環(huán)境：ISE 7.1i 仿真環(huán)境：ModelSim SE 6.0 1. 這個(gè)實(shí)例實(shí)現(xiàn)通過ModelSim工具實(shí)現(xiàn)一個(gè)具有“百分秒，秒，分”計(jì)時(shí)功能的數(shù)字跑表； 2. 工程在project文件夾中，雙擊paobiao.ise文件打開工程； 3. 源文件在rtl文件夾中，paobiao.v為設(shè)計(jì)文件，paobiao_tb.tbw是仿真測試文件； 4. 打開工程后，在工程瀏覽器中選擇paobiao_tb.tbw，在Process View中雙擊“Simulation Behavioral Model”選項(xiàng)，若正確安裝ModelSim，系統(tǒng)將自動打開ModelSim進(jìn)行行為仿真，運(yùn)行仿真即可得到仿真結(jié)果。
標(biāo)簽： ModelSim ISE 7.1 6.0
上傳時(shí)間： 2016-10-04
上傳用戶：dbs012280
高級FPGA教學(xué)實(shí)驗(yàn)指導(dǎo)書－邏輯設(shè)計(jì)部分.pdf QuatusII5.0 是Altera 公司的最新產(chǎn)品。MaxplusII 是一套非常成功的PLD 開發(fā)軟件， 雖然QuartusII 已經(jīng)推出了4 年，并且Altera 宣布不再對MaxplusII 進(jìn)行升級，但至今仍 有非常多的工程師在使用MaxplusII。 Altera 在QuartusII 中允許將軟件界面設(shè)置為 MaxplusII 風(fēng)格，以吸引MaxplusII 的用戶轉(zhuǎn)向QuartusII。安裝QuartusII 時(shí)，軟件會自 動詢問，你準(zhǔn)備使用何種界面：QuartusII 還是Maxplus
標(biāo)簽： MaxplusII QuatusII Altera FPGA
上傳時(shí)間： 2016-10-06
上傳用戶：zycidjl
這是一本關(guān)于ALTERA的高級教程，對于有需要的朋友可以
上傳時(shí)間： 2014-01-21
上傳用戶：woshini123456
Designing Digital Down Conversion Systems with Altera CIC MegaCore and FIR Compensation Filter v6.1
標(biāo)簽： Compensation Conversion Designing MegaCore
上傳時(shí)間： 2016-10-07
上傳用戶：wendy15
在altera DE2 的開發(fā)板上采集圖像，到lcd顯示的原程序 。
標(biāo)簽： altera DE2 開發(fā)板 圖像
上傳時(shí)間： 2014-07-11
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