modelsim 環境下的Verilog 源代碼，實現全加器功能
標簽： modelsim Verilog 環境 源代碼
上傳時間： 2015-06-10
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本代碼是在modelsim下運行的模擬8×8位的CPU，執行程度，對深入理解CPU設計和運行原理具有重要意義
標簽： modelsim CPU 代碼 8位
上傳時間： 2013-12-13
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modelsim的波形比較的功能可以將當前仿真與一個參考數據（WLF文件）進行比較，比較的結果可以在波形窗口或者列表窗口中查看，也可以將比較的結果生成一個文本文件
標簽： modelsim WLF 比較 波形
上傳時間： 2015-06-23
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ML modelsim教程（PDF）.zip
標簽： modelsim zip ML
上傳時間： 2015-06-24
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fir在dspbuilder下產生VHDL源碼及其測試激勵文件時的matlab模型,在modelsim下仿真通過
標簽： dspbuilder modelsim matlab VHDL
上傳時間： 2013-12-05
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fft在dspbuilder下產生VHDL源碼及其測試激勵文件的matlab模型,在modelsim下仿真通過
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dds在dspbuilder下產生VHDL源碼及其測試激勵文件的matlab模型,在modelsim下仿真通過
上傳時間： 2014-01-22
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m序列在dspbuilder下產生VHDL源碼及其測試激勵文件的matlab模型,在modelsim下仿真通過
上傳時間： 2015-06-27
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正弦波在dspbuilder下產生VHDL源碼及其測試激勵文件的matlab模型,在modelsim下仿真通過
上傳時間： 2013-12-03
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crack for modelsim, a Verilog, VHDL and mixed VHDL / Verilog CAD simulator for FPGA, board and IC design.
標簽： Verilog VHDL and for
上傳時間： 2015-07-10
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