Qi是全球首個(gè)推動(dòng)無線充電技術(shù)的標(biāo)準(zhǔn)化組織--無線充電聯(lián)盟，只要有Qi的標(biāo)識(shí)，都可以用Qi無線充電器充電，它攻克了無線充電“通用性”的技術(shù)瓶頸，在不久的將來，手機(jī)、相機(jī)、電腦等產(chǎn)品都可以用Qi無線充電器充電，為無線充電的大規(guī)模應(yīng)用提供可能
標(biāo)簽： wpc qi無線充電協(xié)議
上傳時(shí)間： 2022-07-28
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PCB Layout Rule Rev1.70, 規(guī)範(fàn)內(nèi)容如附件所示, 其中分為: (1) ”PCB LAYOUT 基本規(guī)範(fàn)”:為R&D Layout時(shí)必須遵守的事項(xiàng), 否則SMT,DIP,裁板時(shí)無法生產(chǎn). (2) “錫偷LAYOUT RULE建議規(guī)範(fàn)”: 加適合的錫偷可降低短路及錫球. (3) “PCB LAYOUT 建議規(guī)範(fàn)”:為製造單位為提高量產(chǎn)良率,建議R&D在design階段即加入PCB Layout. (4) ”零件選用建議規(guī)範(fàn)”: Connector零件在未來應(yīng)用逐漸廣泛, 又是SMT生產(chǎn)時(shí)是偏移及置件不良的主因,故製造希望R&D及採購在購買異形零件時(shí)能顧慮製造的需求, 提高自動(dòng)置件的比例.
標(biāo)簽： LAYOUT PCB 設(shè)計(jì)規(guī)范
上傳時(shí)間： 2013-10-28
上傳用戶：zhtzht
各種功能的計(jì)數(shù)器實(shí)例（VHDL源代碼）:ENTITY counters IS PORT ( d : IN INTEGER RANGE 0 TO 255; clk : IN BIT; clear : IN BIT; ld : IN BIT; enable : IN BIT; up_down : IN BIT; qa : OUT INTEGER RANGE 0 TO 255; qb : OUT INTEGER RANGE 0 TO 255; qc : OUT INTEGER RANGE 0 TO 255; qd : OUT INTEGER RANGE 0 TO 255; qe : OUT INTEGER RANGE 0 TO 255; qf : OUT INTEGER RANGE 0 TO 255; qg : OUT INTEGER RANGE 0 TO 255; qh : OUT INTEGER RANGE 0 TO 255; qi : OUT INTEGER RANGE 0 TO 255;
標(biāo)簽： VHDL 計(jì)數(shù)器 源代碼
上傳時(shí)間： 2014-11-30
上傳用戶：半熟1994
附件是一款PCB阻抗匹配計(jì)算工具，點(diǎn)擊CITS25.exe直接打開使用，無需安裝。附件還帶有PCB連板的一些計(jì)算方法，連板的排法和PCB聯(lián)板的設(shè)計(jì)驗(yàn)驗(yàn)。 PCB設(shè)計(jì)的經(jīng)驗(yàn)建議: 1.一般連板長寬比率為1：1~2.5：1,同時(shí)注意For FuJi Machine:a.最大進(jìn)板尺寸為:450*350mm, 2.針對有金手指的部分,板邊處需作掏空處理,建議不作為連板的部位. 3.連板方向以同一方向?yàn)閮?yōu)先,考量對稱防呆,特殊情況另作處理. 4.連板掏空長度超過板長度的1/2時(shí),需加補(bǔ)強(qiáng)邊. 5.陰陽板的設(shè)計(jì)需作特殊考量. 6.工藝邊需根據(jù)實(shí)際需要作設(shè)計(jì)調(diào)整,軌道邊一般不少於6mm,實(shí)際中需考量板邊零件的排布,軌道設(shè)備正常卡壓距離為不少於3mm,及符合實(shí)際要求下的連板經(jīng)濟(jì)性. 7.FIDUCIAL MARK或稱光學(xué)定位點(diǎn),一般設(shè)計(jì)在對角處,為2個(gè)或4個(gè),同時(shí)MARK點(diǎn)面需平整,無氧化,脫落現(xiàn)象;定位孔設(shè)計(jì)在板邊,為對稱設(shè)計(jì),一般為4個(gè),直徑為3mm,公差為±0.01inch. 8.V-cut深度需根據(jù)連板大小及基板板厚考量,角度建議為不少於45°. 9.連板設(shè)計(jì)的同時(shí),需基於基板的分板方式考量<人工(治具)還是使用分板設(shè)備>. 10.使用針孔(郵票孔)聯(lián)接：需請考慮斷裂后的毛刺,及是否影響COB工序的Bonding機(jī)上的夾具穩(wěn)定工作,還應(yīng)考慮是否有無影響插件過軌道,及是否影響裝配組裝.
標(biāo)簽： PCB 阻抗匹配 計(jì)算工具 教程
上傳時(shí)間： 2014-12-31
上傳用戶：sunshine1402
附件是一款PCB阻抗匹配計(jì)算工具，點(diǎn)擊CITS25.exe直接打開使用，無需安裝。附件還帶有PCB連板的一些計(jì)算方法，連板的排法和PCB聯(lián)板的設(shè)計(jì)驗(yàn)驗(yàn)。 PCB設(shè)計(jì)的經(jīng)驗(yàn)建議: 1.一般連板長寬比率為1：1~2.5：1,同時(shí)注意For FuJi Machine:a.最大進(jìn)板尺寸為:450*350mm, 2.針對有金手指的部分,板邊處需作掏空處理,建議不作為連板的部位. 3.連板方向以同一方向?yàn)閮?yōu)先,考量對稱防呆,特殊情況另作處理. 4.連板掏空長度超過板長度的1/2時(shí),需加補(bǔ)強(qiáng)邊. 5.陰陽板的設(shè)計(jì)需作特殊考量. 6.工藝邊需根據(jù)實(shí)際需要作設(shè)計(jì)調(diào)整,軌道邊一般不少於6mm,實(shí)際中需考量板邊零件的排布,軌道設(shè)備正常卡壓距離為不少於3mm,及符合實(shí)際要求下的連板經(jīng)濟(jì)性. 7.FIDUCIAL MARK或稱光學(xué)定位點(diǎn),一般設(shè)計(jì)在對角處,為2個(gè)或4個(gè),同時(shí)MARK點(diǎn)面需平整,無氧化,脫落現(xiàn)象;定位孔設(shè)計(jì)在板邊,為對稱設(shè)計(jì),一般為4個(gè),直徑為3mm,公差為±0.01inch. 8.V-cut深度需根據(jù)連板大小及基板板厚考量,角度建議為不少於45°. 9.連板設(shè)計(jì)的同時(shí),需基於基板的分板方式考量<人工(治具)還是使用分板設(shè)備>. 10.使用針孔(郵票孔)聯(lián)接：需請考慮斷裂后的毛刺,及是否影響COB工序的Bonding機(jī)上的夾具穩(wěn)定工作,還應(yīng)考慮是否有無影響插件過軌道,及是否影響裝配組裝.
標(biāo)簽： PCB 阻抗匹配 計(jì)算工具 教程
上傳時(shí)間： 2013-10-15
上傳用戶：3294322651
PCB Layout Rule Rev1.70, 規(guī)範(fàn)內(nèi)容如附件所示, 其中分為: (1) ”PCB LAYOUT 基本規(guī)範(fàn)”:為R&D Layout時(shí)必須遵守的事項(xiàng), 否則SMT,DIP,裁板時(shí)無法生產(chǎn). (2) “錫偷LAYOUT RULE建議規(guī)範(fàn)”: 加適合的錫偷可降低短路及錫球. (3) “PCB LAYOUT 建議規(guī)範(fàn)”:為製造單位為提高量產(chǎn)良率,建議R&D在design階段即加入PCB Layout. (4) ”零件選用建議規(guī)範(fàn)”: Connector零件在未來應(yīng)用逐漸廣泛, 又是SMT生產(chǎn)時(shí)是偏移及置件不良的主因,故製造希望R&D及採購在購買異形零件時(shí)能顧慮製造的需求, 提高自動(dòng)置件的比例.
標(biāo)簽： LAYOUT PCB 設(shè)計(jì)規(guī)范
上傳時(shí)間： 2013-11-03
上傳用戶：tzl1975
各種功能的計(jì)數(shù)器實(shí)例（VHDL源代碼）:ENTITY counters IS PORT ( d : IN INTEGER RANGE 0 TO 255; clk : IN BIT; clear : IN BIT; ld : IN BIT; enable : IN BIT; up_down : IN BIT; qa : OUT INTEGER RANGE 0 TO 255; qb : OUT INTEGER RANGE 0 TO 255; qc : OUT INTEGER RANGE 0 TO 255; qd : OUT INTEGER RANGE 0 TO 255; qe : OUT INTEGER RANGE 0 TO 255; qf : OUT INTEGER RANGE 0 TO 255; qg : OUT INTEGER RANGE 0 TO 255; qh : OUT INTEGER RANGE 0 TO 255; qi : OUT INTEGER RANGE 0 TO 255;
標(biāo)簽： VHDL 計(jì)數(shù)器 源代碼
上傳時(shí)間： 2013-10-09
上傳用戶：松毓336
實(shí)驗(yàn)描述：分布式數(shù)據(jù)庫的算法partition的具體實(shí)現(xiàn)。即通過該算法找到關(guān)系數(shù)據(jù)庫最優(yōu)分裂點(diǎn)，使得結(jié)果最優(yōu)。 算法思想： 1、 首先根據(jù)所輸入的attribute usage matrix得到AQ（ ） 2、 對CA矩陣中劃分點(diǎn)預(yù)先設(shè)在n-1處，并將屬性列分成兩個(gè)集合，TA和BA，TA中的元為：{ A1 、A2 …… An-1 },BA中的元素為：{ An} 3、 確定集合TQ、BQ和OQ，其中TQ={ qj| AQ(qi) TA},BQ= TQ={ qj| AQ(qi) BA}, OQ=Q-{TQ BQ}。 4、 計(jì)算出CTQ、CBQ、COQ這些值，其中CTQ= ，CBQ= ，COQ= 5、 通過劃分點(diǎn)的第次移動(dòng)分別計(jì)算出z=CTQ*CBQ-COQ2 6、 對取到的z的最大值處標(biāo)記，為分割點(diǎn) 7、 對CA進(jìn)行調(diào)整，重復(fù)計(jì)算得到最終z的最大值點(diǎn)，對CA矩陣進(jìn)行劃分 8、 對上述算法進(jìn)行修改，將得到的最大z值的分割點(diǎn)和次大的分割點(diǎn)都記錄下來，得到兩個(gè)分割，則將原有的屬性集劃分成三部分。 該算法的目的是找到獨(dú)立存取的屬性集合或者分別的應(yīng)用集。比如說，如果可以找到兩個(gè)屬性A1,A2,他們只是被q1讀取，而A3,A4被q2,q3讀取，這樣在分裂的時(shí)候可以確定。算法就是找到這些組。另外為了簡單化起見，我命令refj(qi)全部等于1.
標(biāo)簽： partition 算法 實(shí)驗(yàn) 分布式數(shù)據(jù)庫
上傳時(shí)間： 2015-06-04
上傳用戶：13160677563
實(shí)驗(yàn)描述：分布式數(shù)據(jù)庫的算法partition的具體實(shí)現(xiàn)。即通過該算法找到關(guān)系數(shù)據(jù)庫最優(yōu)分裂點(diǎn)(2個(gè)），使得結(jié)果最優(yōu)。 1、 首先根據(jù)所輸入的attribute usage matrix得到AQ（ ） 2、 對CA矩陣中劃分點(diǎn)預(yù)先設(shè)在n-1處，并將屬性列分成3個(gè)集合，TA和BA和MA， 3、 確定集合TQ、BQ,MQ和OQ，其中TQ={ qj| AQ(qi) TA},BQ= TQ={ qj| AQ(qi) BA}, MQ={ qj| AQ(qi) MA},OQ=Q-{TQ BQ}。 4、 計(jì)算出CTQ、CBQ、CMQ、COQ這些值，其中CTQ= ，CBQ= ，CMQ= ，COQ= 5、 通過劃分點(diǎn)的第次移動(dòng)分別計(jì)算出z=CTQ*CBQ*CMQ-COQ3 6、 對取到的z的最大值處標(biāo)記，為分割點(diǎn) 7、 對CA進(jìn)行調(diào)整，重復(fù)計(jì)算得到最終z的最大值點(diǎn)，對CA矩陣進(jìn)行劃分 對上述算法進(jìn)行修改，將得到的最大z值的分割點(diǎn)和次大的分割點(diǎn)都記錄下來，得到兩個(gè)分割，則將原有的屬性集劃分成三部分。
標(biāo)簽： partition 算法 實(shí)驗(yàn) 分布式數(shù)據(jù)庫
上傳時(shí)間： 2015-06-04
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Debussy是NOVAS Software, Inc(思源科技)發(fā)展的HDL Debug & Analysis tool，這套軟體主要不是用來跑模擬或看波形，它最強(qiáng)大的功能是：能夠在HDL source code、schematic diagram、waveform、state bubble diagram之間，即時(shí)做trace，協(xié)助工程師debug。 可能您會(huì)覺的：只要有simulator如ModelSim就可以做debug了，我何必再學(xué)這套軟體呢? 其實(shí)Debussy v5.0以後的新版本，還提供了nLint -- check coding style & synthesizable，這蠻有用的，可以協(xié)助工程師了解如何寫好coding style，並養(yǎng)成習(xí)慣。 下圖所示為整個(gè)Debussy的原理架構(gòu)，可歸納幾個(gè)結(jié)論：
標(biāo)簽： Analysis Software Debussy Debug
上傳時(shí)間： 2014-01-14
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