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quartusll

  • 基于北京革新公司出品的EDA實(shí)驗(yàn)工具箱的鍵盤掃描與同步顯示程序。編譯環(huán)境為quartusll.5.1版本。fpga芯片為EP18CQ240C6

    基于北京革新公司出品的EDA實(shí)驗(yàn)工具箱的鍵盤掃描與同步顯示程序。編譯環(huán)境為quartusll.5.1版本。fpga芯片為EP18CQ240C6

    標(biāo)簽: quartusll 240C fpga EDA

    上傳時(shí)間: 2013-12-30

    上傳用戶:lili123

  • 基于北京革新公司出品的EDA實(shí)驗(yàn)工具箱的LED掃描顯示程序。能夠顯示8位數(shù)字。編譯環(huán)境為quartusll.5.1版本。fpga芯片為EP18CQ240C6

    基于北京革新公司出品的EDA實(shí)驗(yàn)工具箱的LED掃描顯示程序。能夠顯示8位數(shù)字。編譯環(huán)境為quartusll.5.1版本。fpga芯片為EP18CQ240C6

    標(biāo)簽: quartusll 240C fpga EDA

    上傳時(shí)間: 2016-07-14

    上傳用戶:731140412

  • 基于北京革新公司出品的EDA實(shí)驗(yàn)工具箱的數(shù)模轉(zhuǎn)換程序。該程序?qū)⑤斎氲?V信號(hào)從01至FF量化并通過2位數(shù)碼管進(jìn)行顯示。量化精度為0.1v。編譯環(huán)境為quartusll.5.1版本。fpga芯片為EP1

    基于北京革新公司出品的EDA實(shí)驗(yàn)工具箱的數(shù)模轉(zhuǎn)換程序。該程序?qū)⑤斎氲?V信號(hào)從01至FF量化并通過2位數(shù)碼管進(jìn)行顯示。量化精度為0.1v。編譯環(huán)境為quartusll.5.1版本。fpga芯片為EP18CQ240C6

    標(biāo)簽: quartusll fpga EDA 0.1

    上傳時(shí)間: 2013-12-13

    上傳用戶:稀世之寶039

  • 超聲波語音通信的調(diào)制器設(shè)計(jì)

    在現(xiàn)代信息戰(zhàn)中,隨著電子對(duì)抗技術(shù)和裝備的不斷發(fā)展,戰(zhàn)場的電磁環(huán)境更加惡劣,通信的電子戰(zhàn)日益激烈。這就限制了無線電通信在某些特殊的戰(zhàn)術(shù)背景下的應(yīng)用。為了保證通信鏈路的安全順暢,研究各種適用于軍事通信的抗干擾、抗偵收、抗測向技術(shù)和尋求適應(yīng)于這些特定的環(huán)境下新的通信方式就顯得十分必要。超聲波語音通信就是在這樣的背景下提出來的。本文首先概略的介紹了AM調(diào)制、采樣定理、直接數(shù)字頻率合成等相關(guān)的基礎(chǔ)理論;接著結(jié)合課題的具體要求,提出了基于DDS的基本原理,依托FPGA與單片機(jī)相結(jié)合的硬件平臺(tái)來實(shí)現(xiàn)AM數(shù)字調(diào)幅的方案。設(shè)計(jì)中將軟件無線電的思想滲透其中,將原來運(yùn)用模擬器件構(gòu)建的電路都通過軟件編程的方法來實(shí)現(xiàn),增加了系統(tǒng)的靈活性。其次,對(duì)整個(gè)系統(tǒng)的硬、軟件設(shè)計(jì)進(jìn)行了詳細(xì)的敘述;系統(tǒng)的硬件電路由AM調(diào)制電路和功放電路組成,其中,M調(diào)制電路包括模擬部分、數(shù)字部分、電源部分,它主要完成語音信號(hào)與載波信號(hào)的數(shù)字調(diào)幅功能;功放電路是單獨(dú)的一塊電路板,它主要對(duì)調(diào)幅信號(hào)進(jìn)行功率放大以驅(qū)動(dòng)換能器,從而以超聲波的形式將信息發(fā)出。而且,還詳細(xì)分析了各部分硬件電路的設(shè)計(jì)和工作過程,并給出了相應(yīng)的電路圖。系統(tǒng)的軟件設(shè)計(jì)包括有兩個(gè)方面內(nèi)容,一方面是單片機(jī)的軟件設(shè)計(jì),它主要利用IAR Embeded Workbench開發(fā)環(huán)境,完成系統(tǒng)的界面顯示及各種調(diào)幅參數(shù)的設(shè)置;另一方面是FPGA軟件的設(shè)計(jì),它主要利用quartusll開發(fā)軟件,采用VHDL和QuartusII內(nèi)嵌的圖表編輯器的原理圖式圖形輸入法混合編程的方式,編寫了各模塊單元,在FPGA內(nèi)部實(shí)現(xiàn)了調(diào)幅功能。最后,對(duì)調(diào)制系統(tǒng)進(jìn)行測試,測試結(jié)果表明系統(tǒng)工作性能穩(wěn)定,基本上達(dá)到了預(yù)期的設(shè)計(jì)要求。

    標(biāo)簽: 超聲波語音通信 調(diào)制器

    上傳時(shí)間: 2022-06-18

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  • Quartus II的FPGA CPLD開發(fā)

    1Quartus II軟件的安裝2Quartus II軟件的使用、開發(fā)板的使用本章將通過3個(gè)完整的例子,一步一步的手把手的方式完成設(shè)計(jì),完成這3個(gè)設(shè)計(jì),并得到正確的結(jié)果,將會(huì)快速、有效的掌握在Altera quartusll軟件環(huán)境下進(jìn)行FPGA設(shè)計(jì)與開發(fā)的方法、流程,并熟悉開發(fā)板的使用。2.1原理圖方式設(shè)計(jì)3-8譯碼器一、設(shè)計(jì)目的1、通過設(shè)計(jì)一個(gè)3-8譯碼器,掌握祝組合邏輯電路設(shè)計(jì)的方法。2、初步了解quartusll采用原理圖方式進(jìn)行設(shè)計(jì)的流程。3、初步掌握FPGA開發(fā)的流程以及基本的設(shè)計(jì)方法、基本的仿真分析方法。二、設(shè)計(jì)原理三、設(shè)計(jì)內(nèi)容四、設(shè)計(jì)步驟1、建立工程文件1)雙擊桌面上的Quartus II的圖標(biāo)運(yùn)行此軟件。

    標(biāo)簽: fpga cpld

    上傳時(shí)間: 2022-07-18

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  • Verilog-HDL的數(shù)字系統(tǒng)設(shè)計(jì)入門教程CPLD篇

    本教程的目的是為了幫助大家進(jìn)行實(shí)戰(zhàn)演練,熟悉軟硬件的相關(guān)知識(shí),而不是為了講解 Verilog HDL語言。所以在學(xué)習(xí)本教程之前,大家應(yīng)先學(xué)習(xí)Verilog HDL的基本語法知識(shí)和編程思想,我也寫過一個(gè)關(guān)于Verilog HDL學(xué)習(xí)建議的文章,大家可以看一下:http://www.5ifpga.com/viewthread.php?tid=106。里面提到的主要參考書目為:·《Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程(第2版)》,夏宇聞編著,北京航空航天大學(xué)出版社。·《Verilog HDL數(shù)字設(shè)計(jì)與綜合(第二版)》,Samir Palnitkar編著,夏宇聞譯,電子工業(yè)出版社。·《數(shù)字邏輯基礎(chǔ)與Verilog設(shè)計(jì)(原書第2版)》,STEPHEN BROWN編著,夏寧聞譯,機(jī)械工業(yè)出版社。通過本教程的學(xué)習(xí),希望大家能掌握以下要點(diǎn):·LED的基本工作原理;·quartusll的基本使用方法和設(shè)計(jì)流程;·利用CPLD進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的流程和方法;·基于Verilog HDL的設(shè)計(jì)輸入方法。

    標(biāo)簽: Verilog-HDL 數(shù)字系統(tǒng) cpld

    上傳時(shí)間: 2022-07-18

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