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sdRAM

同步動(dòng)態(tài)隨機(jī)存取內(nèi)存（synchronousdynamicrandom-accessmemory，簡(jiǎn)稱sdRAM）是有一個(gè)同步接口的動(dòng)態(tài)隨機(jī)存取內(nèi)存（DRAM）。通常DRAM是有一個(gè)異步接口的，這樣它可以隨時(shí)響應(yīng)控制輸入的變化。而sdRAM有一個(gè)同步接口，在響應(yīng)控制輸入前會(huì)等待一個(gè)時(shí)鐘信號(hào)，這樣就能和計(jì)算機(jī)的系統(tǒng)總線同步。時(shí)鐘被用來(lái)驅(qū)動(dòng)一個(gè)有限狀態(tài)機(jī)，對(duì)進(jìn)入的指令進(jìn)行管線(Pipeline)操作。這使得sdRAM與沒(méi)有同步接口的異步DRAM(asynchronousdRAM)相比，可以有一個(gè)更復(fù)雜的操作模式。

  • 基于FPGA的sdRAM設(shè)計(jì)

    原版的外文書(shū)，基于FPGA的sdRAM設(shè)計(jì)，相信大家都會(huì)感興趣！

    標(biāo)簽： sdRAM FPGA

    上傳時(shí)間： 2013-08-19

    上傳用戶：heart_2007

  • 基于SDR sdRAM(同步動(dòng)態(tài)RAM) 作為主存儲(chǔ)器的LED 顯示系統(tǒng)的研究

    針對(duì)主控制板上存儲(chǔ)器(SRAM) 存儲(chǔ)的數(shù)據(jù)量小和最高頻率低的情況,提出了基于SDR sdRAM(同步動(dòng)態(tài)RAM) 作為主存儲(chǔ)器的LED 顯示系統(tǒng)的研究。在實(shí)驗(yàn)中,使用了現(xiàn)場(chǎng)可編程門(mén)陣列( FPGA) 來(lái)實(shí)現(xiàn)各模塊的邏輯功能。最終實(shí)現(xiàn)了對(duì)L ED 顯示屏的控制,并且一塊主控制板最大限度的控制了256 ×128 個(gè)像素點(diǎn),基于相同條件,比靜態(tài)內(nèi)存控制的面積大了一倍,驗(yàn)證了動(dòng)態(tài)內(nèi)存核[7 ]的實(shí)用性。

    標(biāo)簽： sdRAM SDR RAM LED

    上傳時(shí)間： 2013-08-21

    上傳用戶：sjw920325

  • sdRAM控制模塊；圖象采集系統(tǒng)說(shuō)明性穩(wěn)當(dāng)；DSP圖象采集系統(tǒng)。sdRAM作為存儲(chǔ)器。

    sdRAM控制模塊；圖象采集系統(tǒng)說(shuō)明性穩(wěn)當(dāng)；DSP圖象采集系統(tǒng)。sdRAM作為存儲(chǔ)器。

    標(biāo)簽： sdRAM DSP 圖象采集

    上傳時(shí)間： 2013-08-23

    上傳用戶：plsee

  • sdRAM與DDR布線指南

    sdRAM與DDR布線指南

    標(biāo)簽： sdRAM DDR 布線

    上傳時(shí)間： 2013-11-22

    上傳用戶：guobing703

  • 利用Virtex-6控制器提升DDR sdRAM的效率

    　　廠商把產(chǎn)品命名為DDR3-1600，則意味著該廠商將規(guī)定該sdRAM器件的峰值傳輸速率定為1，600MT/s。雖然這些器件確實(shí)能夠達(dá)到所規(guī)定的傳輸速率，但在實(shí)際工作負(fù)載情況下卻不能持續(xù)保持該速率。原因在于行地址沖突、數(shù)據(jù)總線轉(zhuǎn)換損耗、寫(xiě)恢復(fù)等都會(huì)降低器件的峰值傳輸速率

    標(biāo)簽： Virtex sdRAM DDR 控制器

    上傳時(shí)間： 2013-12-12

    上傳用戶：jkhjkh1982

  • sdRAM的原理和時(shí)序

    sdRAM的原理和時(shí)序 sdRAM內(nèi)存模組與基本結(jié)構(gòu) 我們平時(shí)看到的sdRAM都是以模組形式出現(xiàn)，為什么要做成這種形式呢？這首先要接觸到兩個(gè)概念：物理Bank與芯片位寬。1、 物理Bank 傳統(tǒng)內(nèi)存系統(tǒng)為了保證CPU的正常工作，必須一次傳輸完CPU在一個(gè)傳輸周期內(nèi)所需要的數(shù)據(jù)。而CPU在一個(gè)傳輸周期能接受的數(shù) 據(jù)容量就是CPU數(shù)據(jù)總線的位寬，單位是bit（位）。當(dāng)時(shí)控制內(nèi)存與CPU之間數(shù)據(jù)交換的北橋芯片也因此將內(nèi)存總線的數(shù)據(jù)位寬 等同于CPU數(shù)據(jù)總線的位寬，而這個(gè)位寬就稱之為物理Bank（Physical Bank，下文簡(jiǎn)稱P-Bank）的位寬。所以，那時(shí)的內(nèi)存必須要組織成P-Bank來(lái)與CPU打交道。資格稍老的玩家應(yīng)該還記 得Pentium剛上市時(shí)，需要兩條72pin的SIMM才能啟動(dòng)，因?yàn)橐粭l72pin -SIMM只能提供32bit的位寬，不能滿足Pentium的64bit數(shù)據(jù)總線的需要。直到168pin-sdRAM DIMM上市后，才可以使用一條內(nèi)存開(kāi)機(jī)。不過(guò)要強(qiáng)調(diào)一點(diǎn)，P-Bank是sdRAM及以前傳統(tǒng)內(nèi)存家族的特有概念，RDRAM中將以通道（Channel）取代，而對(duì) 于像Intel E7500那樣的并發(fā)式多通道DDR系統(tǒng)，傳統(tǒng)的P-Bank概念也不適用。2、 芯片位寬 上文已經(jīng)講到sdRAM內(nèi)存系統(tǒng)必須要組成一個(gè)P-Bank的位寬，才能使CPU正常工作，那么這個(gè)P-Bank位寬怎么得到呢 ？這就涉及到了內(nèi)存芯片的結(jié)構(gòu)。 每個(gè)內(nèi)存芯片也有自己的位寬，即每個(gè)傳輸周期能提供的數(shù)據(jù)量。理論上，完全可以做出一個(gè)位寬為64bit的芯片來(lái)滿足P-Ban k的需要，但這對(duì)技術(shù)的要求很高，在成本和實(shí)用性方面也都處于劣勢(shì)。所以芯片的位寬一般都較小。臺(tái)式機(jī)市場(chǎng)所用的sdRAM芯片 位寬最高也就是16bit，常見(jiàn)的則是8bit。這樣，為了組成P-Bank所需的位寬，就需要多顆芯片并聯(lián)工作。對(duì)于16bi t芯片，需要4顆（4×16bit=64bit）。對(duì)于8bit芯片，則就需要8顆了。以上就是芯片位寬、芯片數(shù)量與P-Bank的關(guān)系。P-Bank其實(shí)就是一組內(nèi)存芯片的集合，這個(gè)集合的容量不限，但這個(gè)集合的 總位寬必須與CPU數(shù)據(jù)位寬相符。隨著計(jì)算機(jī)應(yīng)用的發(fā)展，

    標(biāo)簽： sdRAM 時(shí)序

    上傳時(shí)間： 2013-11-04

    上傳用戶：zhuimenghuadie

  • 利用FPGA實(shí)現(xiàn)sdRAM控制器的設(shè)計(jì)

    FPGA的應(yīng)用，sdRAM

    標(biāo)簽： sdRAM FPGA 控制器

    上傳時(shí)間： 2014-12-28

    上傳用戶：aesuser

  • 基于FPGA的DDR2 sdRAM存儲(chǔ)器用戶接口設(shè)計(jì)

    使用功能強(qiáng)大的FPGA來(lái)實(shí)現(xiàn)一種DDR2 sdRAM存儲(chǔ)器的用戶接口。該用戶接口是基于XILINX公司出產(chǎn)的DDR2 sdRAM的存儲(chǔ)控制器，由于該公司出產(chǎn)的這種存儲(chǔ)控制器具有很高的效率，使用也很廣泛，可知本設(shè)計(jì)具有很大的使用前景。本設(shè)計(jì)通過(guò)采用多路高速率數(shù)據(jù)讀寫(xiě)操作仿真驗(yàn)證，可知其完全可以滿足時(shí)序要求，由綜合結(jié)果可知其使用邏輯資源很少，運(yùn)行速率很高，基本可以滿足所有設(shè)計(jì)需要。

    標(biāo)簽： sdRAM FPGA DDR2 存儲(chǔ)器

    上傳時(shí)間： 2013-11-07

    上傳用戶：GavinNeko

  • sdRAM Controller

    sdRAM Controller

    標(biāo)簽： Controller sdRAM

    上傳時(shí)間： 2013-12-14

    上傳用戶：zuozuo1215

  • ref sdr sdRAM vhdl代碼

    ref-sdr-sdRAM-vhdl代碼 SDR sdRAM Controller v1.1 readme.txt This readme file for the SDR sdRAM Controller includes information that was not incorporated into the SDR sdRAM Controller White Paper v1.1. The PLL is targeted at APEX(TM) devices. Please regenerate for your chosen architecture. Last updated September, 2002 Copyright ?2002 Altera Corporation. All rights reserved.

    標(biāo)簽： sdRAM vhdl ref sdr

    上傳時(shí)間： 2013-11-13

    上傳用戶：takako_yang

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