第1章 單片機系統(tǒng)概述1.1 AVR系列單片機的特點1.2 AT90系列單片機簡介第2章 AT90LS8535單片機的基礎(chǔ)知識2.1 AT90LS8535單片機的總體結(jié)構(gòu)2.1.1 AT90LS8535單片機的中央處理器2.1.2 AT90LS8535單片機的存儲器組織2.1.3 AT90LS8535單片機的I/O接口2.1.4 AT90LS8535單片機的內(nèi)部資源2.1.5 AT90LS8535單片機的時鐘電路2.1.6 AT90LS8535單片機的系統(tǒng)復(fù)位2.1.7 AT90LS8535單片機的節(jié)電方式2.1.8 AT90LS8535單片機的芯片引腳2.2 AT90LS8535單片機的指令系統(tǒng)2.2.1 匯編指令格式2.2.2 尋址方式2.2.3 偽指令2.2.4 指令類型及數(shù)據(jù)操作方式2.3 應(yīng)用程序設(shè)計2.3.1 程序設(shè)計方法2.3.2 應(yīng)用程序舉例第3章 AT90LS8535單片機的C編程3.1 支持高級語言編程的AVR系列單片機3.2 AVR的C編譯器3.3 ICC AVR介紹3.3.1 安裝ICC AVR3.3.2 設(shè)置ICC AVR3.4 用ICC AVR編寫應(yīng)用程序3.5 下載程序文件第4章 數(shù)據(jù)類型、運算符和表達式4.1 ICC AVR支持的數(shù)據(jù)類型4.2 常量與變量4.2.1 常量4.2.2 變量4.3 AT90LS8535的存儲空間4.4 算術(shù)和賦值運算4.4.1 算術(shù)運算符和算術(shù)表達式4.4.2 賦值運算符和賦值表達式4.5 邏輯運算4.6 關(guān)系運算4.7 位操作4.7.1 位邏輯運算4.7.2 移位運算4.8 逗號運算第5章 控制流5.1 C語言的結(jié)構(gòu)化程序設(shè)計5.1.1 順序結(jié)構(gòu)5.1.2 選擇結(jié)構(gòu)5.1.3 循環(huán)結(jié)構(gòu)5.2 選擇語句5.2.1 if語句5.2.2 switch分支5.2.3 選擇語句的嵌套5.3 循環(huán)語句5.3.1 while語句5.3.2 do…while語句5.3.3 for語句5.3.4 循環(huán)語句嵌套5.3.5 break語句和continue語句第6章 函數(shù)6.1 函數(shù)的定義6.1.1 函數(shù)的定義的一般形式6.1.2 函數(shù)的參數(shù)6.1.3 函數(shù)的值6.2 函數(shù)的調(diào)用6.2.1 函數(shù)的一般調(diào)用6.2.2 函數(shù)的遞歸調(diào)用6.2.3 函數(shù)的嵌套使用6.3 變量的類型及其存儲方式6.3.1 局部變量6.3.2 局部變量的存儲方式6.3.3 全局變量6.3.4 全局變量的存儲方式6.4 內(nèi)部函數(shù)和外部函數(shù)6.4.1 內(nèi)部函數(shù)6.4.2 外部函數(shù)第7章 指針第8章 結(jié)構(gòu)體和共用體第9章 AT90LS8535的內(nèi)部資源第10章 AT90LS8535的人機接口編程第11章 AT90LS8535的外圍擴展第12章 AT90LS8535的通信編程第13章 系統(tǒng)設(shè)計中的程序處理方法
上傳時間： 2013-10-31
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應(yīng)的模型類型共有以下五種： 系統(tǒng)級（system）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計算法的模型。 RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級（switch-level）：描述器件中三極管和儲存節(jié)點以及它們之間連接的模型。 一個復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個Verilog HDL模塊構(gòu)成的，每一個模塊又可以由若干個子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計的模塊交互的現(xiàn)存電路或激勵信號源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計，并對所作設(shè)計的邏輯電路進行嚴(yán)格的驗證。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達式的算術(shù)運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級和開關(guān)級的模型設(shè)計。因其結(jié)構(gòu)化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態(tài)模型。 Verilog HDL的構(gòu)造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習(xí)就能很好地掌握它，利用它的強大功能來設(shè)計復(fù)雜的數(shù)字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標(biāo)簽： Verilog_HDL
上傳時間： 2013-11-23
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AFDX（ Avionics Full Duplex switch Ethernet）是空客公司首先提出的， 在商用以太網(wǎng)技術(shù)的基礎(chǔ)上，通過增加特殊功能來保證航空應(yīng)用的確定性和可靠性，是目前最先進的機載通信網(wǎng)絡(luò)。文中針對航電設(shè)備與總線網(wǎng)絡(luò)通信出現(xiàn)的故障，設(shè)計了某型號飛機AFDX總線監(jiān)控器，該設(shè)備是一個便攜式工控機，通過擴展AFDX總線接口卡，實時、高速、可靠的對總線上的數(shù)據(jù)進行記錄、分析、顯示，并依照航電總線標(biāo)準(zhǔn)ICD（接口控制文件）庫進行解析，快速準(zhǔn)確的定位故障，避免設(shè)備的無故障拆裝，提高維護效率。仿真實驗表明：該監(jiān)控器可實時監(jiān)控航電AFDX 總線上的所有動態(tài)信息，對信息的分析處理正確，能滿足設(shè)計需求。
上傳時間： 2013-10-17
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Catalyst 3550 Multilayer switch Software Configuration Guide
上傳時間： 2013-11-20
上傳用戶：kaje
Catalyst 2950 and Catalyst 2955 switch Software Configuration Guide
標(biāo)簽： Catalyst 2950 2955 交換機
上傳時間： 2013-10-29
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針對飛行模擬器座艙數(shù)據(jù)采集的復(fù)雜性，設(shè)計了一種基于以太網(wǎng)分布式的數(shù)據(jù)采集控制系統(tǒng)，該系統(tǒng)是RCM5700微處理器模塊上的以太網(wǎng)應(yīng)用。在系統(tǒng)的基礎(chǔ)上具體討論了PoE技術(shù)的應(yīng)用，在傳輸數(shù)據(jù)的網(wǎng)線上同時提供電流，提出并實現(xiàn)了一種包括輔助電源在內(nèi)的完整可靠的PoE供電方案。設(shè)計采用美國國家半導(dǎo)體的LM5073和LM5576并根據(jù)不同的負(fù)載情況，進行穩(wěn)定可靠的電壓轉(zhuǎn)換，以滿足數(shù)據(jù)采集電路的要求。實驗結(jié)果表明：該設(shè)計穩(wěn)定可靠，滿足低于13 W的采集節(jié)點供電要求，提高了模擬器信號采集系統(tǒng)的通用性和標(biāo)準(zhǔn)化程度，避免了以往數(shù)據(jù)采集節(jié)點單獨繁瑣的電源設(shè)計。 Abstract: Aiming at the complexity of large avion simulation and controlling，the simulator cabin distribute data collecting and control system was designed. This system is the application of RCM5700 on Ethernet. Based on this system，PoE technique that makes Ethernet can also provide power were expounded with emphasis and included FAUX design the PoE resolution was realized. To achieve the requirement of this system，LM5073 and LM5576 were used to DC-DC switch. From the data of experiment，the design filled the requirement of power-need of node whose power was lower than 13W. The application of the technique can advance the degree of simulation data collections currency and standardization and avoid designing additional power system.
標(biāo)簽： 以太網(wǎng) 分布式 數(shù)據(jù)采集 控制系統(tǒng)
上傳時間： 2013-11-09
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Abstract: This application note discusses a design for a phantom antenna power-supply system compatible with theDigital Satellite Equipment Control (DiSEqC) communication standard, using the MAX16948 automotive dual, highvoltageLDO/switch. The presented application circuit provides a remote antenna power supply and also enables onewaycommunication from the radio head unit to the remote antenna. This system architecture offers flexibility inDiSEqC tone-burst frequency choice (100Hz to 30kHz), enabling users the ability to select the best frequency for theirapplication.
標(biāo)簽： 數(shù)字衛(wèi)星 控制 兼容 供電系統(tǒng)設(shè)計
上傳時間： 2013-11-17
上傳用戶：fnhhs
Abstract: This application note helps system designers choose the correct external components for use with the MAX16948 dualremote antenna LDO/switch, thus ensuring that automobile-regulated phantom antenna supply and output-current-monitoring circuitrymeet performance objectives. An electronic calculator is provided that helps specify the critical external components for theMAX16948, thus reducing design time. The calculator also determines the device's analog output voltage, output current-limitthreshold, and output current-sensing accuracies. The calculator includes new automatic Step By Step feature that assists designerswith component choice. To use the new automatic feature, click on the Step By Step button relative to the desired section.
上傳時間： 2013-11-04
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產(chǎn)品說明： 是 1000M自適應(yīng)以太網(wǎng)外置電源光纖收發(fā)器，可以將 10/100BASE-TX的雙絞線電信號和1000BASE-LX的光信號相互轉(zhuǎn)換。它將網(wǎng)絡(luò)的傳輸距離的極限從銅線的100 米擴展到224/550m（多模光纖）、100公里（單模光纖）。可簡便地實現(xiàn) HUB、switch、服務(wù)器、終端機與遠(yuǎn)距離終端機之間的互連。HH-GE-200 系列以太網(wǎng)光纖收發(fā)器即插即用，即可單機使用，也可多機集成于同一機箱內(nèi)使用。
上傳時間： 2013-12-22
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應(yīng)的模型類型共有以下五種： 系統(tǒng)級（system）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計算法的模型。 RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級（switch-level）：描述器件中三極管和儲存節(jié)點以及它們之間連接的模型。 一個復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個Verilog HDL模塊構(gòu)成的，每一個模塊又可以由若干個子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計的模塊交互的現(xiàn)存電路或激勵信號源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計，并對所作設(shè)計的邏輯電路進行嚴(yán)格的驗證。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達式的算術(shù)運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級和開關(guān)級的模型設(shè)計。因其結(jié)構(gòu)化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態(tài)模型。 Verilog HDL的構(gòu)造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習(xí)就能很好地掌握它，利用它的強大功能來設(shè)計復(fù)雜的數(shù)字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標(biāo)簽： Verilog_HDL
上傳時間： 2014-12-04
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