本文以Turbo碼編譯碼器的FPGA實現(xiàn)為目標(biāo),對Turbo碼的編譯碼算法和用硬件語言將其實現(xiàn)進行了深入的研究。 首先,在理論上對Turbo碼的編譯碼原理進行了介紹,確定了Max-log-MAF算法的譯碼算法,結(jié)合CCSDS標(biāo)準(zhǔn),在實現(xiàn)編碼器時,針對標(biāo)準(zhǔn)中給定的幀長、碼率與交織算法,以及偽隨機序列模塊與幀同步模塊,提出了相應(yīng)解決方案;而在相應(yīng)的譯碼器設(shè)計中,采用了FPGA設(shè)計中“自上而下”的設(shè)計方法,權(quán)衡硬件實現(xiàn)復(fù)雜度與處理時延等因素,優(yōu)先考慮面積因素,提高元件的重復(fù)利用率和降低電路復(fù)雜度,來實現(xiàn)Turbo碼的Max-log-MAP算法譯碼。把整個系統(tǒng)分割成不同的功能模塊,分別闡述了實現(xiàn)過程。 然后,基于Verilog HDL 設(shè)計出12位固點數(shù)據(jù)的Turbo編譯碼器以及仿真驗證平臺,與用Matlab語言設(shè)計的相同指標(biāo)的浮點數(shù)據(jù)譯碼器進行性能比較,得到該設(shè)計的功能驗證。 最后,研究了Tuxbo碼譯碼器幾項最新技術(shù),如滑動窗譯碼,歸一化處理,停止迭代技術(shù)結(jié)合流水線電路設(shè)計,將改進后的譯碼器與先前設(shè)計的譯碼器分別在ISE開發(fā)環(huán)境中針對目標(biāo)器件xilinx Virtex-Ⅱ500進行電路綜合,證實了這些改進技術(shù)能有效地提高譯碼器的吞吐量,減少譯碼時延和存儲器面積從而降低功耗。
標(biāo)簽:
Turbo
FPGA
編譯碼器
上傳時間:
2013-04-24
上傳用戶:haohaoxuexi