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turbo-code

Turbo碼編碼譯碼算法與FPGA實現方法的研究

本文主要研究Turbo碼的編碼和譯碼算法及其FPGA硬件實現.在概述信道編碼理論及其發展歷程之后,簡要地論述了Turbo碼的原理.然后分別對Turbo碼的MAP譯碼算法,LOG-MAP算法進行推導,在給出LOG-MAP的推導之后,提出了對于LOG-MAP譯碼算法的兩點改進,采用三階牛頓插值函數對校驗函數進行擬合,采用雙滑動窗口技術取代傳統的單滑動窗口技術.Turb碼還有一種譯碼復雜度相對較低的算法——SOVA算法,本文也給出了SOVA算法的詳細推導過程.在對LOG-MAP和SOVA算法的詳細推導之后,本文給出Turbo碼的軟件仿真,采用Matlab語言編寫Turbo碼仿真系統程序,仿真系統比較了單滑動窗口技術和雙滑動窗口技術在不同的信噪比下的譯碼性能.在軟件仿真的基礎上,本文給出了Turbo碼編碼器和采用LOG-MAP譯碼算法譯碼器的FPGA硬件實現方法.

標簽： Turbo FPGA 編碼譯碼算法

上傳時間： 2013-06-19

上傳用戶：plsee
Turbo碼編譯器FPGA設計與實現

1993年，Turbo碼的提出，以其接近Shannon極限的優異的性能在編碼界引起了轟動，并成為研究的熱點。隨著研究的不斷深入和技術的發展，目前，Turbo碼已經應用到很多實際通信系統中。同時，如何實現Turbo碼編譯碼器成為了人們研究的重點。論文以基于FPGA實現Turbo碼編譯碼器為研究目標，首先分析了Turbo碼的基本編譯碼原理和3GPP標準的Turbo碼編碼結構。然后分析了MAP譯碼算法，Log-MAP譯碼算法和Max-Log-MAP譯碼算法，接著仔細分析了對系統性能影響的各個參數并逐一進行選擇，最后對各個選擇的系統進行仿真，對仿真的結果進行比較論證，確定滿足系統性能要求的各個參數。論文在系統仿真分析論證的基礎之上，進行了Turbo碼編碼器的設計實現和硬件測試，選擇Max-Log-MAP譯碼算法進行了Turbo碼譯碼器的FPGA設計實現和硬件測試。最后完成整個通信系統的搭建和調試。主要針對FPGA實現的數據量化、定點數據表示方式、Max-Log-MAP算法子譯碼器關鍵運算單元的FPGA設計和譯碼的時序控制進行了深入研究，完成了固定譯碼長度的Turbo碼譯碼器的FPGA設計實現，并利用ModelSim和MATLAB分別對譯碼器進行了時序功能驗證和FPGA定點仿真測試。

標簽： Turbo FPGA 編譯器

上傳時間： 2013-05-30

上傳用戶：www240697738
基于FPGA的Turbo碼編譯碼器研究與實現

本文以Turbo碼編譯碼器的FPGA實現為目標，對Turbo碼的編譯碼算法和用硬件語言將其實現進行了深入的研究。首先，在理論上對Turbo碼的編譯碼原理進行了介紹，確定了Max-log-MAF算法的譯碼算法，結合CCSDS標準，在實現編碼器時，針對標準中給定的幀長、碼率與交織算法，以及偽隨機序列模塊與幀同步模塊，提出了相應解決方案；而在相應的譯碼器設計中，采用了FPGA設計中“自上而下”的設計方法，權衡硬件實現復雜度與處理時延等因素，優先考慮面積因素，提高元件的重復利用率和降低電路復雜度，來實現Turbo碼的Max-log-MAP算法譯碼。把整個系統分割成不同的功能模塊，分別闡述了實現過程。然后，基于Verilog HDL 設計出12位固點數據的Turbo編譯碼器以及仿真驗證平臺，與用Matlab語言設計的相同指標的浮點數據譯碼器進行性能比較，得到該設計的功能驗證。最后，研究了Tuxbo碼譯碼器幾項最新技術，如滑動窗譯碼，歸一化處理，停止迭代技術結合流水線電路設計，將改進后的譯碼器與先前設計的譯碼器分別在ISE開發環境中針對目標器件xilinx Virtex-Ⅱ500進行電路綜合，證實了這些改進技術能有效地提高譯碼器的吞吐量，減少譯碼時延和存儲器面積從而降低功耗。

標簽： Turbo FPGA 編譯碼器

上傳時間： 2013-04-24

上傳用戶：haohaoxuexi
新型并行Turbo編譯碼器的FPGA實現

可靠通信要求消息從信源到信宿盡量無誤傳輸，這就要求通信系統具有很好的糾錯能力，如使用差錯控制編碼。自仙農定理提出以來，先后有許多糾錯編碼被相繼提出，例如漢明碼，BCH碼和RS碼等，而C。Berrou等人于1993年提出的Turbo碼以其優異的糾錯性能成為通信界的一個里程碑。然而，Turbo碼迭代譯碼復雜度大，導致其譯碼延時大，故而在工程中的應用受到一定限制，而并行Turbo譯碼可以很好地解決上述問題。本論文的主要工作是通過硬件實現一種基于幀分裂和歸零處理的新型并行Turbo編譯碼算法。論文提出了一種基于多端口存儲器的并行子交織器解決方法，很好地解決了并行訪問存儲器沖突的問題。本論文在現場可編程門陣列(FPGA)平臺上實現了一種基于幀分裂和籬笆圖歸零處理的并行Turbo編譯碼器。所實現的并行Turbo編譯碼器在時鐘頻率為33MHz，幀長為1024比特，并行子譯碼器數和最大迭代次數均為4時，可支持8.2Mbps的編譯碼數掘吞吐量，而譯碼時延小于124us。本文還使用EP2C35FPGA芯片設計了系統開發板。該開發板可提供高速以太網MAC／PHY和PCI接口，很好地滿足了通信系統需求。系統測試結果表明，本文所實現的并行Turbo編譯碼器及其開發板運行正確、有效且可靠。本論文主要分為五章，第一章為緒論，介紹Turbo碼背景和硬件實現相關技術。第二章為基于幀分裂和歸零的并行Turbo編碼的設計與實現，分別介紹了編碼器和譯碼器的RTL設計，還提出了一種基于多端口存儲器的并行子交織器和解交織器設計。第三章討論了使用NIOS處理器的SOC架構，使用SOC架構處理系統和基于NIOSII處理器和uC／0S一2操作系統的架構。第四章介紹了FPGA系統開發板設計與調試的一些工作。最后一章為本文總結及其展望。

標簽： Turbo FPGA 并行編譯碼器

上傳時間： 2013-04-24

上傳用戶：ziyu_job1234
Ti.Code.Composer.Studio.Ver.3.1

Code Composer Studio是TI eXpressDSPTM實時軟件技術的重要組成部分,它可以使開發人員充分應用DSP的強大弁遄C隨著TI的TMS320C5000 和TMS320C6000 DSP平臺的應用范圍不斷擴大,已經由其應用于下載視頻流的手持因特網接入產品擴展到蜂窩通信網路和光網絡的通信基礎設施,eXpressDSPTM也便獲得了越來越多軟件工程師的青睞。eXpressDSP還包含了DSP/BIOS可伸縮內核,TMS320TMDSP標準算法的應用互操作性和可重復使用性以及400多家第三

標簽： Composer Studio Code 3.1

上傳時間： 2013-06-23

上傳用戶：zzy7826
基于FPGA的Turbo碼編譯碼器實現

基于FPGA的Turbo碼編譯碼器實現基于FPGA的Turbo碼編譯碼器實現

標簽： Turbo FPGA 編譯碼器

上傳時間： 2013-06-13

上傳用戶：ippler8
卷積Turbo碼編譯碼器FPGA實現

卷積Turbo碼因其優異的糾錯性能越來越受人門的關注，而編碼器和譯碼器是編碼理論實際應用的重點和難點。論文根據IEEE802.16e標準，以低時延、高吞吐量、支持高時鐘頻率、參數可配置為目標，對卷積Turbo碼編碼器和譯碼器的FPG...

標簽： Turbo FPGA 卷積編譯碼器

上傳時間： 2013-05-19

上傳用戶：cuibaigao
G.711,G.723.1,G.726,G.729,GSM CODEC C/C++ code

·G.711,G.723.1,G.726,G.729,GSM CODEC C/C++ code 文件列表: ipp_sample ..........\speech-coding ..........\.............\application ..........\.............\...........\usc

標簽： nbsp 723.1 CODEC code

上傳時間： 2013-06-18

上傳用戶：wmwai1314
Code Composer Studio使用手冊

Code Composer Studio使用手冊

標簽： Composer Studio Code 使用手冊

上傳時間： 2013-07-15

上傳用戶：黑漆漆
《機器人雜志》Servo.Magazine.6-05.-.May.2008.-.The.R2.Builders.Club.and.the.Jedi.Code

·《機器人雜志》Servo.Magazine.6-05.-.May.2008.-.The.R2.Builders.Club.and.the.Jedi.Code

標簽： Magazine Builders Servo 2008

上傳時間： 2013-04-24

上傳用戶：steele