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v-HDL

  • Cyclone V FPGA：采用低功耗28nm FPGA減少總系統(tǒng)成本

            本文主要介紹Cyclone V FPGA的一個(gè)很明顯的特性，也可以說是一個(gè)很大的優(yōu)勢(shì)，即：采用低功耗28nm FPGA減少總系統(tǒng)成本

    標(biāo)簽： FPGA Cyclone 28 nm

    上傳時(shí)間： 2013-10-26

    上傳用戶：huxiao341000

  • Arria V系列 FPGA芯片白皮書（英文）

    　　Arria V系列 FPGA芯片基本描述 　　（1）28nm FPGA，在成本、功耗和性能上達(dá)到均衡； 　　（2）包括低功耗6G和10G串行收發(fā)器； 　　（3）總功耗比6G Arria II FPGA低40%； 　　（4）豐富的硬核IP模塊，提高了集成度 　　（5）目前市場上支持10.3125Gbps收發(fā)器技術(shù)、功耗最低的中端FPGA。

    標(biāo)簽： Arria FPGA V系列 芯片

    上傳時(shí)間： 2013-10-26

    上傳用戶：wsq921779565

  • 基于Arria V和Cyclone V精度可調(diào)DSP模塊的高性能DSP應(yīng)用與實(shí)現(xiàn)

         本文是基于Arria V和Cyclone V精度可調(diào)DSP模塊的高性能DSP應(yīng)用與實(shí)現(xiàn)（英文資料）

    標(biāo)簽： DSP Cyclone Arria 精度可調(diào)

    上傳時(shí)間： 2014-12-28

    上傳用戶：CHINA526

  • Altera公司 Cyclone V 28nm FPGA功耗優(yōu)勢(shì)

        Cyclone V FPGA功耗優(yōu)勢(shì)：采用低功耗28nm FPGA活的最低系統(tǒng)功耗（英文資料）    

    標(biāo)簽： Cyclone Altera FPGA 28

    上傳時(shí)間： 2013-11-23

    上傳用戶：lijinchuan

  • Stratix V FPGA 28 nm創(chuàng)新技術(shù)超越摩爾定律

    　　本白皮書介紹 Stratix V FPGA 是怎樣幫助用戶提高帶寬同時(shí)保持其成本和功耗預(yù)算不變。在工藝方法基礎(chǔ)上，Altera 利用 FPGA 創(chuàng)新技術(shù)超越了摩爾定律，滿足更大的帶寬要求，以及成本和功耗預(yù)算。Altera Stratix ® V FPGA 通過 28-Gbps 高功效收發(fā)器突破了帶寬限制，支持用戶使用嵌入式 HardCopy ®模塊將更多的設(shè)計(jì)集成到單片F(xiàn)PGA中，部分重新配置功能還提高了靈活性。

    標(biāo)簽： Stratix FPGA 28 創(chuàng)新技術(shù)

    上傳時(shí)間： 2013-10-30

    上傳用戶：luke5347

  • Altera公司 Stratix V GX FPGA開發(fā)板電路圖

        本資料是關(guān)于Altera公司 Stratix V GX FPGA開發(fā)板電路圖的資料。資料包括開發(fā)板原理圖、PCB圖。

    標(biāo)簽： Stratix Altera FPGA GX

    上傳時(shí)間： 2014-01-22

    上傳用戶：18707733937

  • 硬件描述語言HDL的現(xiàn)狀與發(fā)展

    硬件描述語言HDL的現(xiàn)狀與發(fā)展

    標(biāo)簽： HDL 硬件描述語言 發(fā)展

    上傳時(shí)間： 2013-10-14

    上傳用戶：SimonQQ

  • 《Verilog HDL程序設(shè)計(jì)與應(yīng)用》

    《Verilog HDL程序設(shè)計(jì)與實(shí)踐》系統(tǒng)講解了Verilog HDL的基本語法和高級(jí)應(yīng)用技巧，對(duì)于每個(gè)知識(shí)點(diǎn)都按照開門見山、自頂向下的方式來組織內(nèi)容，在介紹相關(guān)知識(shí)點(diǎn)之前，先告訴讀者其出現(xiàn)的背景、本質(zhì)特征以及應(yīng)用場景，讓讀者不僅掌握基本語法，還能夠獲得深層次理解。從結(jié)構(gòu)上講，《Verilog HDL程序設(shè)計(jì)與實(shí)踐》以Verilog HDL的各方面開發(fā)為主線，遵照硬件應(yīng)用系統(tǒng)開發(fā)的基本步驟和思路進(jìn)行詳細(xì)講解，并穿插介紹ISE開發(fā)工具的操作技巧與注意事項(xiàng)，具備很強(qiáng)的可讀性、指導(dǎo)性和實(shí)用性。

    標(biāo)簽： Verilog HDL 程序設(shè)計(jì)

    上傳時(shí)間： 2013-11-22

    上傳用戶：wqxstar

  • HDL入門教程

    　　Verilog HDL入門教程

    標(biāo)簽： HDL 入門教程

    上傳時(shí)間： 2013-10-19

    上傳用戶：哈哈hah

  • Virtex-6 的HDL設(shè)計(jì)指南

    針對(duì)Virtex-6 給出了HDL設(shè)計(jì)指南，其中，賽靈思為每個(gè)設(shè)計(jì)元素給出了四個(gè)設(shè)計(jì)方案元素，并給出了Xilinx認(rèn)為是最適合你的解決方案。這4個(gè)方案包括：實(shí)例，推理，CORE Generator或者其他Wizards，宏支持.

    標(biāo)簽： Virtex HDL 設(shè)計(jì)指南

    上傳時(shí)間： 2013-11-07

    上傳用戶：gy592333

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