Synthesizable Verilo---syntax and semantics一本很好的關于verilog可綜合設計的參考書
標簽： Synthesizable semantics verilog Verilo
上傳時間： 2015-02-16
上傳用戶：葉山豪
一本全面的verilog參考書
標簽： verilog
上傳時間： 2013-12-11
上傳用戶：CSUSheep
SystemC to Verilog 轉換源程序。
標簽： SystemC Verilog to 轉換
上傳時間： 2015-02-19
上傳用戶：erkuizhang
用verilog寫的跑表程序
標簽： verilog 跑表 程序
上傳時間： 2014-01-18
上傳用戶：lx9076
可串行化的基類對象
標簽： 串行 對象
上傳時間： 2015-02-24
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用verilog編寫的多功能數字鐘
標簽： verilog 編寫 多功能 數字
上傳時間： 2015-02-25
上傳用戶：王者A
IEEE Std 1364.1-2002 IEEE Std. 1364.1 - 2002 IEEE Standard for Verilog Register Transfer Level Synthesis.rar
標簽： IEEE 1364.1 2002 Std
上傳時間： 2013-12-23
Verilog源碼14.rar
標簽： Verilog 14 源碼
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Verilog源碼13.rar
標簽： Verilog 13 源碼
上傳時間： 2014-01-23
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Verilog源碼15.rar
標簽： Verilog 15 源碼
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