<button id="pwqvy"></button> 通過對(duì)LCD1602/LCD12864顯示模塊控制時(shí)序和指令集的對(duì)比分析，利用verilog HDL描述語言完成了多功能LCD顯示控制模塊的IP核設(shè)計(jì)．所設(shè)計(jì)的LCD顯示控制器具有很好的可移植性，只需通過端口的使能參數(shù)配置便可以驅(qū)動(dòng)LCD1602/LCD12864模塊實(shí)現(xiàn)字符或圖形的實(shí)時(shí)顯示，并且該多功能LCD控制器的可行性也在Cyclone II系列的EP2C5T144C8 FPGA芯片上得到了很好的驗(yàn)證．
上傳時(shí)間： 2014-06-23
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手把手教你學(xué)CPLD/FPGA與單片機(jī)聯(lián)合設(shè)計(jì)（前3章） 作者：周興華；出版社： 北京航空航天大學(xué)出版社 內(nèi)容簡(jiǎn)介：本書以實(shí)踐（實(shí)驗(yàn)）為主線，以生動(dòng)短小的實(shí)例為靈魂，穿插介紹了verilog HDL語言的語法及Altera公司的EPM7128S（或Atmel公司的ATFl508A5）設(shè)計(jì)開發(fā)編程。理論與實(shí)踐緊密結(jié)合，由淺入深、循序漸進(jìn)地引導(dǎo)讀者進(jìn)行學(xué)習(xí)、實(shí)驗(yàn)，這樣讀者學(xué)得進(jìn)、記得牢，不會(huì)產(chǎn)生畏難情緒，無形之中就掌握了 CPLD／FPGA的聯(lián)合設(shè)計(jì)。
標(biāo)簽： CPLD FPGA 手把手 單片機(jī)
上傳時(shí)間： 2013-10-20
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基于Altera公司FPGA芯片EP2C8Q208，嵌入MC8051 IP Core，用C語言對(duì)MC8051 IP Core進(jìn)行編程，以其作為控制核心，實(shí)現(xiàn)系統(tǒng)控制。在FPGA芯片中，利用verilog HDL語言進(jìn)行編程，設(shè)計(jì)了以MC8051 IP Core為核心的控制模塊、計(jì)數(shù)模塊、鎖存模塊和LCD顯示模塊等幾部分，實(shí)現(xiàn)了頻率的自動(dòng)測(cè)量，測(cè)量范圍為0.1Hz~50MHz，測(cè)量誤差0.01%。并實(shí)現(xiàn)測(cè)頻率、周期、占空比等功能。
上傳時(shí)間： 2013-10-14
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Verilog_HDL的基本語法詳解（夏宇聞版）:verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。用verilog HDL描述的電路設(shè)計(jì)就是該電路的verilog HDL模型。verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計(jì)電路的verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象。這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類型共有以下五種： 系統(tǒng)級(jí)（system）：用高級(jí)語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。 算法級(jí)（algorithm）：用高級(jí)語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。 RTL級(jí)（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。 門級(jí)（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級(jí)（switch-level）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。 一個(gè)復(fù)雜電路系統(tǒng)的完整verilog HDL模型是由若干個(gè)verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計(jì)的模塊交互的現(xiàn)存電路或激勵(lì)信號(hào)源。利用verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計(jì)，并對(duì)所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。 verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級(jí)和RTL級(jí)的模型設(shè)計(jì)。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動(dòng)時(shí)間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。 · verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級(jí)和開關(guān)級(jí)的模型設(shè)計(jì)。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動(dòng)態(tài)模型。 verilog HDL的構(gòu)造性語句可以精確地建立信號(hào)的模型。這是因?yàn)樵?b>verilog HDL中，提供了延遲和輸出強(qiáng)度的原語來建立精確程度很高的信號(hào)模型。信號(hào)值可以有不同的的強(qiáng)度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 verilog HDL作為一種高級(jí)的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對(duì)應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)verilog HDL并不困難，我們只要對(duì)verilog HDL某些語句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。下面我們將對(duì)verilog HDL中的基本語法逐一加以介紹。
標(biāo)簽： Verilog_HDL
上傳時(shí)間： 2013-11-23
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主要介紹testbench的寫法，很經(jīng)典的好書
上傳時(shí)間： 2014-01-05
上傳用戶：shanxiliuxu
提出一種基于FPGA的實(shí)時(shí)視頻信號(hào)處理平臺(tái)的設(shè)計(jì)方法，該系統(tǒng)接收低幀率數(shù)字YCbCr 視頻信號(hào)，對(duì)接收的視頻信號(hào)進(jìn)行格式和彩色空間轉(zhuǎn)換、像素和，利用片外SDRAM存儲(chǔ)器作為幀緩存且通過時(shí)序控制器進(jìn)行幀率提高，最后通過VGA控制模塊對(duì)圖像信號(hào)進(jìn)行像素放大并在VGA顯示器上實(shí)時(shí)顯示。整個(gè)設(shè)計(jì)使用verilog HDL語言實(shí)現(xiàn)，采用Altera公司的EP2S60F1020C3N芯片作為核心器件并對(duì)功能進(jìn)行了驗(yàn)證。
標(biāo)簽： FPGA 實(shí)時(shí)視頻 信號(hào)處理平臺(tái)
上傳時(shí)間： 2013-11-10
上傳用戶：sjb555
NiosII軟核處理器是Altera公司開發(fā)，基于FPGA操作平臺(tái)使用的一款高速處理器，為了適應(yīng)高速運(yùn)動(dòng)圖像采集，提出了一種基于NiosII軟核處理的步進(jìn)電機(jī)接口設(shè)計(jì)，使用verilog HDL語言完成該接口設(shè)計(jì)，最后通過QuartusII軟件，給出了實(shí)驗(yàn)仿真結(jié)果。
標(biāo)簽： NiosII 軟核處理器 步進(jìn)電機(jī) 接口設(shè)計(jì)
上傳時(shí)間： 2014-12-28
上傳用戶：jiwy
fpga
標(biāo)簽： verilog wire HDL reg
上傳時(shí)間： 2013-10-11
上傳用戶：q3290766
學(xué)習(xí)FPGA的必備知識(shí)
標(biāo)簽： Verilog HDL 基礎(chǔ)知識(shí)
上傳時(shí)間： 2014-12-28
上傳用戶：jyycc
設(shè)計(jì)了一種基于FPGA純硬件方式實(shí)現(xiàn)方向?yàn)V波的指紋圖像增強(qiáng)算法。設(shè)計(jì)采用寄存器傳輸級(jí)（RTL）硬件描述語言（verilog HDL），利用時(shí)分復(fù)用和流水線處理等技術(shù)，完成了方向?yàn)V波指紋圖像增強(qiáng)算法在FPGA上的實(shí)現(xiàn)。整個(gè)系統(tǒng)通過了Modelsim的仿真驗(yàn)證并在Terasic公司的DE2平臺(tái)上完成了硬件測(cè)試。設(shè)計(jì)共消耗了3716個(gè)邏輯單元，最高處理速度可達(dá)92.93MHz。以50MHz頻率工作時(shí)，可在0.5s以內(nèi)完成一幅256&amp;#215;256指紋圖像的增強(qiáng)處理。
標(biāo)簽： FPGA 方向 指紋 圖像增強(qiáng)算法
上傳時(shí)間： 2013-10-12
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