VHDL編寫(xiě)的4選一數(shù)據(jù)選擇器
entity mux41a is
port(a,b:in
std_logic;
s1,s2,s3,s4:in std_logic;
y:
out std_logic);
end entity mux41a;
architecture one of mux41a is
signal ab:std_logic_vector(1 downto 0);
標(biāo)簽：
VHDL
數(shù)據(jù)選擇器
上傳時(shí)間：
2020-05-15
上傳用戶：cdga
