本論文依據IEEE802.16a物理層對RS-CC碼的參數要求,研究了RS-CC碼的高速編、譯碼的vlsi硬件算法,同時對FPGA開發技術進行了研究,以VerilogHDL為描述語言,在Xilinx公司的FPGA上實現了高速的RS-CC編、譯碼器。RS譯碼器中,錯誤位置多項式和錯誤值多項式的求解采用無求逆單元,并具有規則數據流、易于vlsi實現的改進的歐幾里德算法(MEA);CC譯碼器由采用模歸一化路徑度量的全并行的“加比選(ACS)”模塊和具有脈動陣列結構的幸存路徑回溯模塊組成。 在實現RS-CC譯碼器的過程中,分別從算法上和根據FPGA的結構特點上,對譯碼器做了一些優化工作,降低了硬件資源占有率和提高了譯碼速度。 此外,還搭建了以Xilinx公司40萬等效門的FPGASpartan-Ⅲ400-4PQ208為主體,以Cypress公司的USB2.0芯片CY7C68013為高速數據接口的硬件試驗平臺,并在此試驗平臺上實現了文中的高速RS-CC編譯碼系統。
標簽:
802.16
RS-CC
IEEE
FPGA
上傳時間:
2013-06-03
上傳用戶:lx9076